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主页 > 产品 > 资料 > 宣传推广 > 采用Quartus II软件6.0，提高您的效率 打印此页 订阅电邮新闻 采用Quartus II软件6.0，提高您的效率 详细了解Quartus II软件 下载Quartus II网络版软件   TimeQuest时序分析仪帮助您管理复杂的设计 TimeQuest时序分析仪—新的ASIC功能时序分析仪，自然支持业界标准SDC时序约束格式。TimeQuest时序分析仪帮助用户对时序约束较复杂的设计进行建立、管理和分析操作，例如多路时钟设计和源同步接口等，迅速完成高级时序验证。Quartus II软件6.0订购版含有TimeQuest时序分析仪。 工程管理接口改进了团队设计 工程管理接口—在顶层设计上管理资源和时序预算。此外，工程管理器接口还支持模块间的时序约束管理。这一新特性支持团队在高密度FPGA设计上的协作，从而提高了设计性能和效率。该功能建立在Quartus II软件5.0和5.1中首次引入的渐进式编译设计特性之上。 其他增强功能 SystemVerilog支持—支持流行的SystemVerilog语法。SystemVerilog提高了寄存器传送级(RTL)的抽象级别，实现了速度更快的RTL设计。 增强的I/O引脚规划器—与Altera®宏功能、知识产权(IP)更直接的集成，简化了引脚分配。 扩展的电路板级设计支持—采用Stratix® II FPGA进行设计时，提供设计输出HSPICE模型，实现效率更高的电路板模型。 LogicLock增强功能—提供LogicLockTM成员资源滤除功能，自动完成将某些资源类型(例如，数字信号处理(DSP)单元、M4K存储器等)从LogicLock区域中滤除出去的过程，从而提高了效率。 SignalTap II逻辑分析仪—现在包括一个Nios® II CPU SignalTap®分解插件。插件协助完成Nios II节点集“抽头”定义以及Nios II CPU助记符定义，提高了系统级的调试效率。 采用Quartus II软件，提高您的效率 详细了解Quartus II软件 下载Quartus II网络版软件   给本页评分

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