当您的FPGA原型设计准备量产时，Altera HardCopy® V ASIC帮助您以最低风险实现最低总成本和最低功耗。HardCopy V ASIC与Stratix® V FPGA封装、引脚和信号完整性兼容，使您能够比任何其他ASIC方法提前9到12个月交付产品。
统一的设计环境
您可以使用Quartus® II 软件开发一个设计、一个寄存器传送级(RTL)、一组知识产权(IP)，同时实现FPGA和ASIC。采用Stratix V FPGA对系统进行无缝原型开发，在交付ASIC设计之前，全面准备好系统投产。Altera HardCopy设计中心使用成熟的全包工艺来实现低成本、低功耗、功能等价、引脚兼容的HardCopy V器件。这一方法不仅仅是快速ASIC开发方法——它还是最好的系统开发方法。
风险最低，总成本最低
与台积电(TSMC)的合作有利于大批量生产易于制造、高可靠性的HardCopy V ASIC。通过系列测试芯片，对所有构建模块进行验证，包括收发器、I/O、锁相环(PLL)和SRAM。对于Stratix V FPGA和HardCopy V ASIC，收发器和其他IP模块都是相同的。在HardCopy后端工艺过程中插入所有测试，生成测试程序，实现了优异的故障定位和延时故障覆盖功能。结果，Altera为深亚微米ASIC提供了风险最低的方法。
使用我们的系统开发方法，典型的硬件和软件系统设计时间缩短了9到12个月。这一系统开发方法避免了采用测试设计、制造性设计以及投产设计工具，在这方面不会花费时间，从而极大的减少了您的工程投入。这些因素结合低NRE，实现了最低的总成本。
