MAX V CPLD体系结构

利用成功的MAX^® II 体系结构，MAX V器件同时实现了瞬时接通、非易失CPLD功能，具有FPGA常见的高级特性，例如，锁相环(PLL)、片内存储器和内部振荡器等。

面向低成本设计

MAX V CPLD的开发采用了低成本制造工艺以及流行的低成本封装。紧密焊盘交叉I/O焊盘排列实现了更小的管芯，降低了单位I/O引脚的成本。

MAX V体系结构

创新的MAX V CPLD体系结构(图1)包括逻辑单元阵列(以逻辑阵列模块(LAB)来分组的LE)、存储器资源(非易失闪存和LE RAM)、数字PLL、全局信号(时钟或者控制信号)，以及大量的用户I/O。MultiTrack互联从输入至逻辑，直到输出上使用了最高效的直接连接，从而提高了性能，降低了功耗。关于MAX V体系结构的详细信息，请参考MAX V器件系列数据资料 (PDF)。

图1.MAX V CPLD器件引脚布局

与Quartus II软件相得益彰

为简化设计优化过程，对MAX V CPLD体系结构以及Quartus® II 软件适配算法进行了精细的调整，以便在锁定引脚后，优化t_PD、t_CO、t_SU和f_MAX。随着设计功能的改变，Quartus II软件增强了性能，使用锁定引脚分配和按键式编译流程，以满足甚至超越性能要求。免费的Quartus II 网络版软件支持所有的MAX V CPLD。

灵活的I/O电压

MAX V CPLD体系结构支持MultiVolt I/O功能，不同的I/O块可以工作在不同的I/O电压下，与其他器件无缝连接。采用单路1.8-V外部电源(V_CCINT)对器件内核供电，以较低的动态功耗和待机功耗实现CPLD功能。

密度更小的产品提供两个I/O块，而密度较大的产品有四个I/O块。每个块都可以由独立的V_CCIO参考电压进行供电。

图2.MultiVolt I/O性能

相关链接

• MAX V CPLD
• MAX V器件系列数据资料 (PDF)