随着集成了收发器、存储器和逻辑以及数字信号处理(DSP)功能的Arria® II 40-nm FPGA的出现，越来越多的军事电子设计(参见图1)可以通过可编程逻辑器件来实现。以前只能由ASIC设计或者微处理器系统实现的功能现在可以通过FPGA来缩短设计周期，简化硬件验证过程。
图 1. 设计划分
对此，极有可能实现芯片系统(SoC)集成，重点是工具流程和知识产权(IP)重用。考虑到军事电子系统比较困难的验证和苛刻的测试要求，该系统最有可能采用芯片系统集成。
系统工程师必须要考虑很多的技术要求，而Arria II GX FPGA能够解决的三大主要军事电子技术问题包括：减小体积、重量和功耗(SWaP)。
减小SwaP最简单的方法是将很多子系统集成到一个芯片中。这可以通过可靠的系统工程工艺和工作流程控制来实现，体现了FPGA开放系统设计和防篡改技术的重要性。要提高 SoC 新设计的效率，设计重用必须成为系统设计流程的基本部分。
Altera® 设计流程实现了设计输入过程中的标准接口 IP 。这包括针对 Altera 收发器技术进行了优化的高速Serial Rapid IO® 标准、软核和硬核PCI Express内核、千兆以太网和万兆以太网内核等。对于您自己开发的 IP 内核，可以在Altera SOPC Builder中对其进行封装，这一简单的过程很容易对重要可重用逻辑模块进行存档和恢复。
有很多因素促使我们重点关注Arria II FPGA的特性和功能，而对成本敏感的军事系统设计人员还必须评估设计流程。可编程器件在设计时间上的效能特性包括验证、调试和编译时间，这些因素在国防项目中都有很大的进度风险。对此，Altera在提高编译时间、多处理器综合支持以及渐进式编译技术上进行了大量投入，提供基于团队“自下而上”的设计和SOPC Builder，迅速生成系统总线。
