Arria® V FPGA延续了Arria FPGA系列的传统，在宽带、低功耗和低系统成本方面达到了均衡。对于中端应用，其内核体系结构、I/O和收发器带宽以及包括可选集成ARM硬核处理器系统(HPS)、多端口存储器控制器和PCI Express® (PCIe®)模块的硬核知识产权(IP)，很好的平衡了性能和功耗。
Arria V FPGA内核逻辑体系结构包括：
- 以自适应逻辑模块(ALM)形式排列的500K等价逻辑单元(LE)
- 以M10K模块排列的23.8 Mb嵌入式存储器
- 3 Mb分布式存储器逻辑阵列模块(MLAB)
- 1,100多个精度可调数字信号处理(DSP)模块，支持9位到27位乘法精度。
- 12个分段式时钟综合锁相环(PLL)
所有这些逻辑资源都通过非常灵活的时钟网络以及Altera低功耗高性能MultiTrack布线体系结构来进行链接，其时钟网络包括30多个全局时钟树。图1显示了器件的一般体系结构。
图1.Arria V系列FPGA的关键体系结构特性
关键特性 |
互联 |
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Arria V FPGA在接口上非常灵活，管芯右侧或者左右两侧支持36个6.5-Gbps背板收发器，以及6个10.3125-Gbps收发器。器件顶部和底部I/O单元支持1.25-Gbps LVDS和1.067 Gbps外部存储器带宽。这些I/O单元支持从1.2 V到3.3 V的所有主流差分和单端I/O标准。
Arria V FPGA还提供两个PCIe硬核IP模块以及四个增强多端口存储器控制器。增强PCIe模块支持4通路Gen2数据速率，可提供多功能支持。多功能支持可实现8个外设共享一个PCIe链路，具有独立的存储器映射和控制状态寄存器，从而简化了软件驱动的开发。增强多端口存储器控制器可以对6个不同的主机进行仲裁，提供命令和数据排序功能，从而提高了DRAM链路的效率。
为保护您宝贵的IP投入，Arria V FPGA还在FPGA中提供最全面的设计保护功能，包括256位高级加密标准(AES)比特流加密、JTAG端口保护、内部振荡器、主动清除和循环冗余校验(CRC)等。
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