Cyclone® V FPGA延续了Cyclone系列的传统——前所未有的同时实现了低功耗、高性能和低成本。Cyclone V FPGA使用宽带互联干线链接，在FPGA架构中集成了硬核处理器系统(HPS)，包括处理器、外设和存储器控制器等。HPS与Altera的28-nm低功耗FPGA架构相结合，实现了应用类ARM®处理器的性能，还可利用这类处理器的辅助系统，并且具备了Cyclone V FPGA灵活的低成本和低功耗特性。
Cyclone V FPGA内核体系结构包括：
- 以自适应逻辑模块(ALM)形式纵向排列的300K等价逻辑单元(LE)
- 以10-Kb (M10K)模块排列的12 Mb嵌入式存储器
- 1.7 Mb分布式存储器逻辑阵列模块(MLAB)
- 385个精度可调数字信号处理(DSP)模块，可实现770个18x18嵌入式乘法器。
- 8个分段式时钟合成锁相环(PLL)
所有这些逻辑资源都通过非常灵活的时钟网络以及Altera低功耗、高性能MultiTrack布线体系结构来进行链接，其时钟网络包括30多个全局时钟树。
图1.Cyclone V系列FPGA的关键体系结构特性
| 关键特性 | 互联 |
灵活的接口支持
Cyclone V FPGA提供灵活的接口支持，管芯左侧是12 5-Gbps收发器。逻辑和走线内核架构周围是I/O单元和PLL，如图1所示。 Cyclone V器件提供2到8个PLL。I/O单元支持840-Mhz LVDS和800 Mbps的外部存储器带宽。这些I/O单元支持包括16-mA驱动能力3.3-V LVTTL在内的所有主流差分和单端I/O标准。
丰富的硬核IP
Cyclone V FPGA还提供基于ARM的HPS、两个PCI Express® (PCIe®)硬核IP模块以及两个增强多端口存储器控制器等硬核知识产权(IP)模块。增强PCIe模块支持4通道Gen1，以及1通道Gen2应用，现在还提供多功能支持。多功能支持可实现8个外设共享一条PCIe链路，具有独立的存储器映射和控制状态寄存器(CSR)，从而简化了驱动软件开发。增强多端口存储器控制器可以对6个不同的主机进行仲裁，提供命令和数据排序功能，从而提高了DRAM链路的效率。设计安全性
为保护您宝贵的IP投入，Cyclone V FPGA还在FPGA中提供最全面的设计保护功能，包括256位高级加密标准(AES)比特流加密、JTAG端口保护、内部振荡器、归零(主动清除)和循环冗余校验(CRC)等。
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