Cyclone III FPGA的时钟管理

随着FPGA设计规模的扩大，您需要采用良好的时钟管理措施。Cyclone^® III FPGA含有丰富的全局时钟结构以及全功能锁相环(PLL)。大容量Cyclone III FPGA的20个全局时钟也可以用作全局信号。时钟系统在没有使用时，还可以关断，以节省功耗。

Cyclone III FPGA含有4个增强PLL，提供高级时钟管理功能，例如 动态重新配置、 级联能力、 可编程相移、 外部时钟输出、 可编程占空比、 锁定探测、 扩谱输入时钟等，并对输入和输出时钟提供高速差分支持。Cyclone III FPGA中的PLL简化了时序问题和电路整体布板。Cyclone III FPGA PLL为具体应用提供性价比很高的时序控制功能，这些应用包括消费类、通信、计算机、汽车、工业以及无线系统等。图1是Cyclone III FPGA PLL的结构图。

图1. Cyclone III FPGA PLL结构图

表1列出了Cyclone III FPGA PLL的特性。

动态重新配置

Cyclone III FPGA的这一新特性支持您对PLL进行实时重新配置，对多频工作非常有用。该特性也可以用在原型开发和测试环境中，对PLL输出频率进行扫描，动态调整输出时钟。可以重新配置前标计数器、反馈计数器、后标计数器、后压控振荡器(VCO)分频器等参数， 同时调整频率和相位。

级联 PLL

Cyclone III FPGA的另一新特性是能够级联两个PLL。这样可以从一个时钟源产生10个内部时钟和两个外部时钟，还可以提供数量更多、更精确的时钟频率。

时钟切换

Cyclone III FPGA 不但支持手动时钟切换，而且支持自动时钟切换。电路自动探测是否有参考时钟，如果没有，切换到备用时钟。

时钟倍频和分频

Cyclone III FPGA的PLL具有时钟合成功能，内部时钟可以工作在和输入时钟不同的频率上。每个PLL最多提供5个工作频率不同的时钟输出。PLL提供m倍频或 (n x 后标计数器) 比率的分频，这里m、n和后标计数器可以是1到512之间的任意整数。

Cyclone III FPGA PLL 支持时域复用，在每个时钟周期中，可以多次使用某些电路。利用时域复用技术，能够以更少的逻辑单元实现某些功能， 从而以器件内部资源共享的方式提高了器件面积利用率。

外部时钟输出和时钟反馈

每个 PLL 支持一个差分或一个单端外部输出时钟。每个PLL带有一对外部时钟输出引脚。外部时钟输出引脚支持多种I/O标准，如表1所示。外部时钟输出可被用作系统时钟或用来同步电路板上的不同器件。时钟反馈特性补偿内部延迟，调整外部时钟输出与时钟输入之间的相位关系。

可编程相移

Cyclone III PLL具有先进的时钟移相能力，支持可编程相移。开发人员能够实现96皮秒(ps)时间粒度的相位移动。这种可编程相移特性是满足时序约束的理想方法，例如在时钟沿精确定位情况下的时序建立和保持。

锁定探测信号

锁定输出指示当前已经有一个稳定的时钟输出信号和参考时钟同步。锁定探测信号可用于系统控制，以及同步电路板上的不同器件。

可编程占空比

PLL 的可编程占空比特性能够产生占空比可调的输出时钟。可编程占空比特性对于双倍数据速率(DDR)应用非常有用，其数据可以在时钟正负边沿同时传送。开发人员利用可编程占空比控制时钟正负边沿的位置，降低了对边沿建立和保持时间的要求。

扩谱时钟

扩谱技术被用于降低系统的电磁干扰(EMI)。这种技术通过在较宽的频率范围内分配时钟能量来实现。Cyclone III FPGA能够适应普通调制频率的扩谱输入。

相关链接

• Cyclone III 器件手册的Cyclone III 器件的时钟网络和PLL (PDF)一章