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Altera在交付Cyclone® III 系列上的措施主要是利用高级技术和方法，以最低的成本提供功能最强大的器件，同时降低客户风险，确保他们能够迅速将产品推向市场。至此，Altera从2003年初便开始不断开发并测试其65-nm技术。
了解Altera在交付世界上首款低成本65-nm FPGA上的投入：
65-nm工艺节点的挑战
随着半导体制造技术向极限的推进，65-nm工艺在产品构思、设计和交付上遇到了特殊的困难。工艺偏差和参数失败等在130-nm和90-nm沟道长度上还可以解决的深亚微米效应，在65-nm工艺上成为最大的工程难题。
在更小尺寸上，生产工艺偏差对器件工作有明显的影响。这些偏差是亚微米半导体生产需要解决的最大难题，随着晶体管之间距离的缩小，其影响更加严重。在亚微米尺度上，布局导致的杂散电阻和电容影响时序和信号完整性，处理起来非常困难，很难进行建模和分析。
如果不采取措施来降低功耗，65-nm半导体工艺的静态功耗会显著增加。亚微米工艺的静态功耗之所以增加，原因在于泄漏电流的增大，包括65-nm工艺较薄的逻辑门氧化层之间的隧道电流，以及亚阈值泄漏(沟道至源极和漏极至源极电流)等。同样，如果不采取特殊的功耗优化措施，由于开关晶体管密度的提高以及开关频率的提高，动态功耗也会大大增加。
Altera采用了最新的技术来降低65-nm生产中工艺偏差和功耗增大的不利影响，措施包括改进高级体系结构、全面的测试芯片和器件检验程序，并与业界最强的代工线伙伴进行合作等。
Cyclone III 体系结构和工艺特性
Altera 采取了重要措施来降低 Cyclone III 器件的静态和动态功耗，包括不同的氧化层厚度、多晶体管阈值电压、可变逻辑门长度晶体管，以及低 K 绝缘等。
图1. TSMC 65-nm工艺
在Cyclone III FPGA中，Altera利用了多种氧化层厚度，在速度不重要的晶体管上采用较厚的逻辑门氧化层，以降低流过这些晶体管的泄漏电流，这样也降低了静态功耗 (参考图1)。应用多阈值电压技术可以在速度不重要的晶体管上使用较高的阈值电压，进一步降低了泄漏电流。
晶体管逻辑门和沟道长度影响其速度和亚阈值泄漏。随着晶体管长度接近65-nm工艺最小逻辑门长度，亚阈值泄漏电流明显增大。在性能要求不高的地方，Altera使用较长的逻辑门，以降低泄漏电流，在性能比较重要的地方，采用较短的逻辑门。Altera在Cyclone III FPGA中还使用了低k绝缘技术，隔离金属层，减小了电容，直接降低了动态功耗。
从开始到最后完整而又严格的流程：从测试芯片到器件检验
在新的半导体工艺中，Altera的130-nm和90-nm器件表明，测试芯片在早期估算和体系结构调整以及器件特性上是非常有效的工具。这一方法帮助Altera顺利实现了器件量产。Altera在2003年4月下单了首批 65-nm 测试芯片，首批 11 款测试芯片用于仔细评估不同的电路、模块和设计方法。
Altera 的测试芯片程序在业界是最完善的，能够在产品推出之前对65-nm工艺的所有单元进行评估。在每一测试芯片中，Altera采用了更多的特性和体系结构单元来切实验证其设计。通过采集并分析测试芯片的数据，Altera掌握了随机和系统偏差的影响，采取设计措施来降低或者消除这些偏差。
工艺以测试芯片开始，以器件检验结束。Altera进行严格的器件检验，围绕开发和生产步骤，确保所有的芯片产品达到规范要求，能够正常工作。检验包括许多步骤，涉及到Altera的多个团队，例如IC设计、布局、产品工程、可靠性以及应用工程等。在每一产品中采取这些严格的测试检验措施，Altera能够确保交付高度可靠、可用性非常好的高质量产品。
业界最强的代工线合作关系
Altera的代工线合作伙伴TSMC在代工线市场上名列前茅。TSMC占有世界专业代工线市场份额的50％，年度研发投入比最相近竞争对手多出55％。这些投入使TSMC在光刻和工艺性设计(DFM)上成为业界第一，进一步确保了TSMC能够成功交付高级工艺节点产品。
Altera和TSMC一直以来互相合作，实现高级工艺技术。通过共同努力，Altera-TSMC合作最显著的成果是Altera产品缺陷密度在稳步降低。芯片工艺出现缺陷是不可避免的，在新产品的早期阶段，缺陷密度会非常高。
在过去5个工艺节点中，Altera和TSMC不但有效地降低了缺陷密度，而且加速了这一过程的实现。在降低缺陷密度上的共同努力推动了工艺节点的迅速发展。
与Altera和TSMC合作开发65-nm工艺的其他半导体业界主要公司包括Broadcom、QUALCOMM和Freescale等。随着主要半导体供应商在其工艺技术上的发展，TSMC在专业代工线领域取得了独一无二的地位，能够交付非常可靠的高质量65-nm产品。
