由于系统速度和时钟沿速率不断增加，信号完整性在数字设计中变得越来越关键。为了提高信号完整性，应对单端和差分信号进行恰当的匹配。匹配可以用板上的外部电阻实现，也可采用片内匹配技术实现。图1比较了无匹配和使用Stratix® II GX 片内匹配的信号完整性。
图1. Stratix II GX片内匹配提高信号完整性
Altera® Stratix II GX 器件同时支持片内匹配和外部匹配方案，如表1所示。
| 表1. 支持的匹配方案 | ||
| 匹配类型 | 片内 | 外部 |
|---|---|---|
| 串行 | 是 | 是 |
| 并行 | 否 | 是 |
| 差分 | 是 | 是 |
片内和片外匹配的优点
片内匹配无需外部电阻，简化了印刷电路板（PCB）的设计。Stratix II GX片内匹配的优点见表2。
| 表2. Stratix II GX片内匹配的优点 | |
| 优点 | 说明 |
|---|---|
| 改善信号完整性 | 片内匹配消除了回波反射，有助于防止传输线反射。 |
| 更简单的电路板设计 | 片内匹配对外部电阻的要求最少，允许设计者使用更少的电阻、更少的电路板走线和更小的电路板面积，从而实现更简单的电路板布局。 |
| 更低的成本 | 采用片内匹配，电路板所需的电阻和走线更少，其面积也更小。系统设计人员在布板上花费的时间更少。缩短设计人员的布板时间、减少电路板上的元件数量能够降低整个系统的成本。 |
| 增加系统可靠性 | 片内匹配减少了PCB上元件的数量，从而增加了系统的可靠性。 |
另一方面，采用外部电阻匹配支持更大的容限，推荐用于阻抗容限较严格的设计。Altera提供外部匹配设计套件 (PDF)。图2是如何使用电阻阵列来实现片外匹配的。
图2. 采用电阻阵列进行片外匹配
串行匹配
Stratix II GX器件支持LVTTL、LVCMOS、SSTL-18和SSTL-2单端I/O标准的片内串行匹配（见表3）。片内匹配是在输出信号上匹配传输线阻抗，典型值是25Ω或50Ω。设计人员可以在多种普通应用中使用这种匹配，实现和双倍数据速率（DDR）SRAM存储器的接口。
| 表3. 串行匹配支持的I/O标准 | |
| 标准 | 阻抗 (Ω) |
|---|---|
| 3.3-V, 2.5-V, 1.8-V, 1.5-V LVTTL | 25 或者 50 |
| 3.3-V, 2.5-V, 1.8-V, 1.5-V LVCMOS | 25 或者 50 |
| SSTL-18, SSTL-2 (Class I) | 25 |
| SSTL-18, SSTL-2 (Class II) | 25 |
并行匹配
Stratix II GX器件通过外部电阻支持并行匹配。Altera的外部匹配设计套件 (PDF) 针对低成本、小型电阻阵列、电路板原理图和布板实例提出了建议，并提供仿真和测试结果。
差分匹配
设计人员在需要支持高速源同步协议的应用中使用差分匹配，这些协议包括SPI-4.2、SFI-4、XSBI、RapidIO™、HyperTransport、NPSI和UTOPIA IV标准等。
Stratix II GX器件支持LVDS和HyperTransport™ 输入片内差+分匹配。图3中所示的片内匹配电阻RD的阻值是100Ω。
图3. 片内差分匹配
