Altera® Stratix™ II器件具有多达12个锁相环（PLL）和48个独立系统时钟，可以作为中央时钟管理器满足系统时序需求。Stratix II器件在成功的Stratix器件架构基础之上提供了先进的片内PLL特性，如扩频时钟、时钟切换、频率合成、可编程相移、可编程延迟、外部反馈和可编程带宽。Stratix II器件还提供PLL重配置性，允许用户无需重新编程整个器件，只改变PLL的配置。另外，Stratix II快速PLL也支持动态相位调整（DPA）特性，它能够动态第纠正高速系统中的通道至通道偏移。Stratix II PLL增加了系统和器件性能，提供了先进的时钟接口和时钟频率合成。
图1. Stratix II PLL原理框图
图1. Stratix II PLL原理框图
Altera Stratix II器件有两类通用PLL：增强PLL和快速PLL。增强PLL是功能丰富的通用PLL，支持诸如外部反馈、时钟切换、PLL重配置、扩频时钟和可编程带宽等先进的特性。快速PLL为高速差分I/O接口进行了优化，提供了如DPA等特性。快速PLL也用于一般的PLL定时。表1归纳了Stratix II器件中的增强和快速PLL特性。
| 表1. StratixII PLL特性 | ||
| 特性 | 增强PLL | 快速PLL |
|---|---|---|
| 输入频率范围 | 1.5–450 MHz | 20–750 MHz |
| 输出频率范围 | 1.5–500 MHz | 9.375 MHz to 1 GHz |
| 外部输出频率范围 | 1.5–450 MHz | 1.5–500 MHz |
| Programmable Frequency Synthesis | Yes | Yes |
| Programmable Phase Shift | 125 ps | 105 ps |
| Programmable Delay Shift | 125 ps | 105 ps |
| 时钟切换 | Yes | Yes |
| PLL重配置 | Yes | Yes |
| 可编程带宽 | Yes | Yes |
| Clock Power Down Mode | Yes | Yes |
| Dynamic Clock Source Select | Yes | Yes |
| Dynamic Phase Alignment Support | No | Yes |
| 扩频时钟 | Yes | No |
| 专用外部差分时钟输出数量 | 3 (1) | 0 |
| 反馈时钟输入数量 | 1 | 0 |
| 每个器件的PLL数量 | Up to 4 | Up to 8 |
- 每个增强PLL支持六个外部单端或三个外部差分输出。
系统级时钟管理
每个Stratix II器件有两个具有专用输出的PLL，能够管理板级系统时序。它总共有多达24个单端或12个差分输出。这些输出可为系统中的其它器件提供时钟，无需板上其它时钟源。用户可以组合Stratix II PLL提供的功能，如可编程相移、外部反馈和延迟，来补偿板级偏移和延迟。
时钟网络
每个Stratix II器件有多达48个高性能低偏移的时钟。这个高速时钟网和丰富的PLL紧密地耦和在一起，确保了最复杂的设计能够在最优的性能和最小的时钟偏移下运行。
