随着系统速度和时钟沿速率不断增加，信号完整性在数字设计中变得越来越关键。为了改善信号的完整性，单端和差分信号应合适的匹配。匹配可以用板上的外部电阻实现，也可采用片内匹配技术实现。图1比较了无匹配和使用Stratix™ II片内匹配信号的完整性。
图1. Stratix II片内匹配改善信号完整性
Altera的Stratix II 器件支持片内匹配和外部匹配方案，如表1所示。
| 表1. 支持的匹配方案 | ||
| 匹配类型 | 片内 | 外部 |
|---|---|---|
| 串行 | 是 | 是 |
| 并行 | 是 | 是 |
| 差分 | 是 | 是 |
片内和片外匹配的优点
片内匹配无需外部电阻，简化了印刷电路板（PCB）的设计。Stratix II片内匹配的优点见表2。
| 表2. Stratix II片内匹配的优点 | |
| 优点 | 说明 |
|---|---|
| 改善信号完整性 | 片内匹配消除了回波反射，有助于防止传输线上的反射。 |
| 更简单的电路板设计 | 片内匹配对外部电阻的需求最小，允许设计者使用更少的电阻、更少的电路板走线和更小的电路板面积，从而让电路板的布局更简单。 |
| 更低的成本 | 采用片内匹配，电路板只需更少的电阻、更少的走线和更小的面积。系统设计者在布局上花费的时间更少。缩短设计者的布局设计和电路板上的部件数量会降低整个系统的成本。 |
| 增加系统可靠性 | 因为片内匹配减少了PCB上部件的数量，从而增加系统的可靠性。 |
另一方面，采用外部电阻匹配具有更苛刻的容忍度，推荐用于严格的阻抗容忍需求的设计。Altera提供了外部匹配设计包，推荐低成本、小型电阻封装、电路板原理图和布局实例，还提供了仿真和测试结果。图2是如何使用电阻元件实现片内匹配。
图2. 使用电阻元件的片外匹配
串行匹配
Stratix II器件支持LVTTL、LVCMOS、SSTL-18和SSTL-2单端I/O标准的片内串行匹配（见表3）。片内匹配是在输出信号上匹配传输线阻抗，典型值是25Ω或50Ω。设计者可以在一般应用和同双数据率（DDR） SRAM存储器接口中使用这种匹配。
| 表3. 串行匹配的支持的I/O标准 | |
| 标准 | 电阻值(  ) |
|---|---|
| 3.3-V, 2.5-V, 1.8-V, 1.5-V LVTTL | 25或50 |
| 3.3-V, 2.5-V, 1.8-V, 1.5-V LVCMOS | 25或50 |
| SSTL-18, SSTL-2 (Class I) | 25 |
| SSTL-18, SSTL-2 (Class II) | 25 |
并行匹配
Stratix II器件支持SSTL和HSTL单端I/O标准的片内并行匹配（见表4）。片内并行匹配的值可以为50Ω. 设计者可以在一般应用和同双数据率（DDR） SRAM存储器以及QDRII SRAM存储器接口中使用这种匹配。
|
表4. 并行匹配的支持的I/O标准 |
|
|
Standard |
电阻值 ( |
|
SSTL-18, SSTL-2 (Class I) |
50 |
|
SSTL-18, SSTL-2 (Class II) |
50 |
|
1.8-V HSTL, 1.5-V HSTL (Class I) |
50 |
|
1.8-V HSTL, 1.5-V HSTL (Class II) |
50 |
|
1.2-V HSTL |
50 |
Stratix II器件通过外部电阻支持并行匹配。Altera的外部匹配设计包提供了低成本、小型电阻元件、电路板原理图和布局实例的建议，还有仿真和测试结果。
差分匹配
设计者在需要支持高速接口协议如SPI-4.2、SFI-4、XSBI、RapidIO™、HyperTransport、NPSI和UTOPIA IV标准的系统应用中使用差分匹配。
Stratix II器件支持LVDS和HyperTransport™输入的片内差分匹配。图3中所示的片内匹配电阻RD的阻值是100 
.
图3. 片内差分匹配
