Stratix V FPGA：实现最高系统集成度

Stratix® V FPGA实现了最高系统集成度，因此，您可以在更小的FPGA中获得更多的功能，降低功耗和成本。我们在这里讨论实现最高集成度的多种Stratix V创新技术。

嵌入式HardCopy®模块是可定制硬核知识产权(IP)模块，利用了Altera独特的HardCopy ASIC功能。这一创新技术有效的提高了FPGA功能：

嵌入式HardCopy模块用于增强标准功能或者需要大量逻辑的功能，例如接口协议、专用功能和专业定制IP功能等。请参考图1的嵌入式HardCopy模块结构图。

图1.可定制嵌入式HardCopy模块

Figure 1. Customizable Embedded HardCopy Block

Altera使用嵌入式HardCopy模块来开发新一类目标应用Stratix V型号产品，适用于：

表1列出了适用于这些应用和协议的增强模块。

协议	应用
*表1.采用嵌入式HardCopy模块构建的硬核IP模块*
PCIe Gen3, Gen2, Gen1	PHY/MAC、数据链路、会话层
40G/100G	MLD/PCS——变速箱、模块同步、对齐标记、虚拟通道重新排序、异步缓冲/去偏移、模块剥离/去剥离、加扰器/去加扰器

Stratix V FPGA针对背板、线路卡和芯片至芯片应用中多种重要协议增强了每个收发器通道物理编码子层(PCS)的某些数字功能。此外，FPGA内核还包括硬核IP模块，例如，适用于高性能应用的新的精度可调数字信号处理(DSP)和存储器模块。请参见表2。

协议	应用
表2.收发器和内核中的集成硬核IP模块
每个收发器通道中的硬核IP (PCS)
Interlaken	变速箱、模块同步、64B/67B、帧同步、加扰器/去加扰器、CRC-32、异步缓冲/去偏移
万兆以太网(GbE) (10GBASE-R)	变速箱、模块同步、加扰器/去加扰器、64B/66B、速率匹配器
PCIe Gen3, Gen2, Gen1	字对齐器、通路同步状态机、去偏移、速率匹配器、8B/10B、变速箱、128B/130B、PIPE-8/16/32
Serial RapidIO® 2.0	字对齐器、通路同步状态机、去偏移、速率匹配器、8B/10B
CPRI/OBSAI	字对齐器、比特滑动(确定性延时)、8B/10B
内核硬核IP
DSP	内核中3,510个新的高性能、精度可调DSP模块
嵌入式存储器	2,560个M20K嵌入式存储器模块

通过对实际用户应用的分析，我们发现，实现24通道Interlaken和2个PCI Express Gen3 x8内核时，具有240K LE的Stratix V FPGA等价于具有610K LE的传统FPGA。请参考图2。

图2.在Interlaken实现中节省了LE

Figure 2. LE Savings with Interlaken Implementation

实现24通道Interlaken节省了PCS中的120K LE。实现2个PCIe Gen3 x8硬核IP功能节省了大约250K LE以及相关的存储器。这一共节省了370K LE。对此，您在应用中可以使用更小的FPGA，降低了成本和功耗，或者在一个芯片中集成更多的功能。请参见表3。

Stratix V FPGA： 实现最高系统集成度