Altera®收发器一直能够可靠的满足系统带宽、功耗和误码率(BER)要求。28-nm Stratix® V FPGA中的收发器延续了这一技术领先优势。
Stratix V FPGA有66个全双工收发器通道(物理介质附加(PMA)和物理编码子层(PCS))，以及数据速率从14.1 Gbps 到28 Gbps的收发器。提供高达930 Gbps的收发器带宽，Stratix V FPGA在多种应用和协议中以最低功耗实现了最大的系统带宽。而且，收发器兼容多种协议，具有多种信号调理特性，支持背板、光模块和芯片间应用。
在前代产品基础上，Stratix V FPGA收发器增强了很多功能，提高了灵活性和可靠性：
- 集成片内仪表
- 低抖动LC发送锁相环(PLL)
- 可靠的模拟接收时钟数据恢复(CDR)
- 14.1-Gbps背板高级二次预加重和均衡功能
收发器还包括全功能嵌入式物理编码子层(PCS)硬核知识产权(IP)，简化了设计，降低了功耗，节省了宝贵的内核资源。
每一Stratix V收发器通道都含有物理介质附加子层(PMA)、PCS和硬核IP模块，增加了灵活的时钟，提供更多的独立通道。每一通道都有完整的PMA和PCS，以及专用独立接收模拟PLL CDR。您可以使用丰富的发送时钟资源，包括对时钟乘法单元(CMU)和新的可编程低抖动LC发送时钟的宽数据范围支持。
利用具有精确频率合成功能的分段式PLL (fPLL)减少了片外晶体振荡器的数量。fPLL不但能够分段复用参考时钟，而且可以用于驱动收发器参考时钟。
图1.Stratix V收发器通道组成
收发器PMA
灵活的PMA设计用于多种协议和介质。高级均衡、眼图监视电路和部分重新配置功能只是Stratix V FPGA收发器PMA特性中的一部分。请参考表1，详细了解PMA特性和功能。
| 表1.收发器PMA特性 | |
| 特性 | 功能 |
|---|---|
| 背板，芯片到芯片和芯片到模块的支持达到14.1 Gbps | Stratix V GX 和 GS FPGA |
| 芯片到芯片和芯片到模块的支持达到28 Gbps | Stratix V GT FPGA |
光模块支持，带有电散射补偿(EDC) |
XFP, SFP+, QSFP, CXP, CFP |
电缆驱动支持 |
PCI Express®电缆和eSATA应用 |
连续时间线性均衡(CTLE) |
大衰减通道接收器4级线性均衡 |
判定反馈均衡(DFE) |
接收器5抽头数字均衡器，减小损耗和串扰。 |
自适应均衡(ADCE) |
自适应引擎，自动调整均衡以补偿随时间的变化。 |
基于模拟PLL的时钟恢复功能 |
优异的抖动容限以及相位插值技术。 |
可编程解串和字对齐功能 |
灵活的解串宽度和可配置字对齐码型 |
发送均衡(预加重) |
在有损条件下，发送驱动器4抽头预加重和去加重以实现协议兼容。 |
环行和LC振荡器发送PLL |
每通道发送PLL选择，针对某些协议和应用进行了优化。 |
片内仪表(EyeQ数据眼图监视器) |
支持对数据眼图宽度和高度的非置入式片内监视 |
动态部分重新配置(DPRIO) |
支持单通道重新配置，不会影响其他通道的工作。 |
协议支持 |
在14.1 Gbps 到 28 Gbps范围内，符合50多种业界标准协议。 |
收发器PCS
取决于收发器数据速率和协议，Stratix V内核逻辑通过8、10、16、20、32、40、64或者66位接口连接PCS。Stratix V FPGA含有PCS硬核IP模块，以支持PCI Express Gen 3/2/1、40G/100G以太网、Interlaken、10GbE、XAUI、千兆以太网、Serial RapidIO®、CPRI、10G基本(达到14.1 Gbps)、6G基本(达到8.5 Gbps)和3G基本(3.75 Gbps)。图2详细介绍了PCS中支持多种协议的主要构建模块。
图2.PCS构建模块
相关链接
- Stratix V FPGA
- HardCopy V ASIC
- 收发器协议
- 收发器全系列
- 阅读白皮书： 在28-nm 拓展收发器领先优势 (PDF)
- 下载 Stratix V手册中的收发器体系结构 (PDF)章节。
- 观看Stratix V 收发器网播
