Stratix™器件是第一款具有以前只有高端分立PLL器件才具备的片内锁相环（PLL）功能的器件，如扩频时钟、时钟切换、频率合成、可编程相移、可编程延迟、外部反馈和可编程带宽。Stratix PLL增加了系统和器件性能，提供了先进的时钟接口和时钟频率合成。此外，Stratix器件还提供PLL重配置性，允许用户无需重新编程整个器件，只改变PLL的配置。
扩频时钟
为了减小系统的电磁干扰（EMI），Stratix器件中的增强PLL实现了扩频技术。该技术将时钟能量分配到很宽的频率范围内。扩频时钟方案将扩展了主要的时钟频率能量，最小化特定频率的能量峰值。该系统通过降低扩频峰幅度，更可能满足EMI发射兼容标准，减少传统EMI封闭的相关成本。增强PLL通常提供0.5%的扩频调制。
时钟切换
考虑现今网络系统对可靠性需求，促使设计者开发高可靠的系统，避免高成本的宕机。实现冗余时钟方案是建立高可靠系统的有效方式之一。Stratix PLL支持灵活的时钟切换能量，当原有时钟失效时允许冗余时钟驱动PLL。时钟切换特性可用于不同频率时钟输入之间的切换，这对需要在工作频率之间手动切换的视频应用而言非常有用。时钟切换能力也广泛用于电信、存储和服务器市场，因为这些市场需要高可靠的时钟方案确保系统的可靠性。
图1是Stratix时钟切换电路的原理框图。
图1. Stratix GX时钟切换电路
PLL重配置性
PLL重配置让设计者灵活地倍增或倍减输入时钟频率，实现更高或更低的输出时钟频率，允许实时PLL频率变化和输出时钟偏移。Stratix的频率合成和可编程延迟特性允许用户随时修改，例如设计者可以在原型设计环境中修改PLL输出频率和时钟延迟。该特性允许设计者不必重新编程器件的其余部分，只对PLL重新配置。而且，在系统调试器件，用户能够改变PLL的参数优化系统时序。
频率合成
Stratix器件的PLL提供了频率合成，能倍增和倍减输入时钟，能获得新的内部时钟频率。每个Stratix PLL支持多达10个独立的输出时钟频率，能够管理多个片内和片外时钟域。频率合成是一项基本功能，能够支持诸如HyperTransport™和RapidIO标准等采用半速率时钟方案的高速接口标准。
可编程相移和延迟
可编程相移特性允许设计者低至160ps的步进调整输入时钟相位。该功能允许设计者控制严格的时序容限，以满足高速接口需求。细调的可编程延迟特性提供了对每个PLL输出的高级时序延迟控制。每个PLL使用分立的延迟单元，任何两个输出之间的输出偏移在-3.0ns和3.0ns范围内，以250ps增加。可编程延迟可以调整时钟优化tCO 或tSU，允许设计者满足严格的I/O时序要求。
外部反馈
Stratix PLL能够驱动输出片外。外部反馈特性允许设计者调整片外时钟，自动地补偿电路板偏移。外部反馈允许PLL在工作期间根据温度或电压的变动调整外部时钟输出，确保系统的稳定性。设计者使用外部反馈，能够补偿电路板延迟，确保时钟沿同时到达每个外部时钟的目的地。
可编程带宽
PLL的带宽是跟踪输入时钟和抖动能力的度量。在使用Stratix 器件时，设计者能够让Quartus® II软件自动设置最小和最大带宽，或手动控制软件中的带宽设置滤除输入时钟预期的抖动量。高带宽PLL能够快速地锁住参考时钟，对时钟的任何变化做出反应。低带宽的PLL要更长的时间才能锁住参考时钟，但是能滤除更多的抖动。该特性在需要级联PLL的应用中具有极大的灵活性。
相关链接
- 高性能Stratix架构
- Stratix时钟管理电路
- Stratix器件手册关于使用Stratix器件中的PLL章节
- PLL和时序术语集
