Stratix架构效率

设计效率可以定义为在一个FPGA用最少的逻辑资源组配一个设计的效率。设计效率取决于FPGA的架构、器件的资源和用来综合和布局布线的开发工具。

Altera^® Stratix^® FPGA为复杂可编程系统芯片（SOPC）设计提供了优化的逻辑、存储器和走线架构。Stratix FPGA结合Altera的开发工具比同类FPGA器件具有更高效的设计实现，允许设计者使用具有足够资源的更小和成本更低的器件。

比较逻辑资源

Altera的Stratix器件中和Xilinx Virtex-II Pro器件中的基本可编程逻辑功能包括一个4输入查找表（LUT）。每个架构也都只有一个逻辑功能如加法器、进位链和复用器，紧靠着LUT，增加逻辑效率。虽然竞争产品间的相关逻辑有所不同，但是LUT是唯一用来比较FPGA之间设计效率的共同单元。

最近，Xilinx公布了Virtex-II Pro和Stratix器件架构的效率比较白皮书，对二者器件进行了底层架构的分析。这个方法类似于20年前对CISC和RISC微处理进行的比较，最初的结论是RISC架构比CISC架构性能更高，因为它们有更快的时钟速率。然而，实际应用的基准测试表明CISC架构实际上是更强大的架构。因此，底层架构分析被证实是有缺陷的分析方法。最近的比较方法是用实际应用进行基准性能测试。

架构效率基准平台

为了比较Stratix FPGA和Virtex-II Pro FPGA的架构效率，Altera在二者产品中对比了implemented97个客户设计。在每个器件中的逻辑资源百分比从各自的报告文件和比较中获得。结果见图1。

图1. 设计基准测试结果

平均而言在LUT数量上，Virtex-Pro II FPGA比Stratix FPGA多9%的LE。虽然基准平台是典型结果，各个结果会随每个设计的不同而有所不同。基准分析的详细资料，请参考An Analytical Review of FPGA Logic Efficiency in Stratix, Virtex-II & Virtex-II Pro Devices White Paper,其中比较了Stratix FPGA同Virtex II和Virtex-II Pro FPGA的资源使用效率。

测量Viretx-II Pro：LUT和逻辑单元

Altera和Xilinx使用两个不同的尺度来测量各自的FPGA容量。Xilinx使用名为Logic Cell（LC）为单位，而Altera使用Logic Element（LE）。LC和LE是不同的单位，不能同样地比较。实际上，LC的数量比LUT数据多12.5%（而LE的数量等于4输入LUT的数量）。使用LC的效果是使得Virtex-II Pro器件看上去比实际使用量大12.5%。

表1是所有Virtex-II Pro器件的LUT和LC数量以及Stratix器件的LUT和LE数量。测量资源使用率的详情，请参阅The Truth About Die Size: Comparing Stratix & Virtex-II Pro FPGAs。

结论

使用LC测量和比较Virtex-II Pro器件的容量是毫无意义的。LC仅仅只是让Virtex-II Pro器件看上去比实际大12.5%的测量单位。另外，Altera的基准测试结果表明，平均而言Stratix器件比Virtex-II Pro器件少占用9%的LUT。

图2是Stratix和Virtex-II Pro器件的实际逻辑容量比较。

图2. Stratix和Virtex-II Pro器件的逻辑容量

注释：

1. 以Altera LE为标准的LUT有效数量。
2. 标准的LUT数量

相关链接

• An Analytical Review of FPGA Logic Efficiency in Stratix, Virtex-II & Virtex-II Pro Devices