SystemVerilog和Quartus II 软件(OCHDL1125)
1小时在线课程
课程说明
SystemVerilog是IEEE 1364-2005 Verilog标准的一组扩展标准。这一在线培训课程介绍Quartus® II 软件v 9.0所支持的SystemVerilog扩展标准。这些扩展标准是可综合结构，帮助您以更高效的方式来完成设计。
课程结束时：
您将能够：
- 实现SystemVerilog数据类型和声明，例如，逻辑、类型定义和枚举类型等
- 实现SystemVerilog程序块
- 实现程序声明，包括SystemVerilog增强case声明
- 使用SystemVerilog编码类型实现状态机
- 使用SystemVerilog中的增强端口链接功能
预备知识
我们建议您先完成以下课程：
需要的技能
- 完成了“使用Quartus II 软件：入门”课程，或者
- 基本掌握FPGA设计流程和Quartus II 软件
- 很好的掌握Verilog语言
其他培训课程
该课程是以下Altera培训课程的一部分：
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渐进式编译入门(OCDSW1136)
2.5小时在线课程
课程说明
您将学习怎样通过使用Quartus® II 软件9.1 版的渐进式编译功能，保持设计性能不变，从而缩短编译时间。在培训课程最后，您将学会使用设计物理分区中的LogicLock™区。您还能够确定何时使用渐进式编译功能，怎样建立设计分层，完成源代码，以支持渐进式编译，以及怎样将设计划分成逻辑设计分区。您还可以在自上而下和自下而上设计流程中应用渐进式编译方法。
课程结束时：
您将能够：
- 在设计的物理分区中建立并管理LogicLock区
- 建立并管理良好的设计分区
- 确定您的下一设计是否应使用渐进式编译功能
- 建立并进行渐进式编译
- 在自上而下和自下而上的设计流程中使用渐进式编译功能
- 在基于团队的设计流程中，建立带有约束的顶层工程
- 生成自下而上的设计分区脚本
- 导出底层设计，将其导入到顶层设计中
预备知识
我们建议您先完成以下课程：
需要的技能
- 数字逻辑设计背景知识
- 熟悉Quartus II 软件的使用
其他培训课程
该课程是以下Altera培训课程的一部分：
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时序逼近最佳HDL设计实践(OCHDL1130)
1小时在线课程
课程说明
学习怎样采用HDL设计方法来解决时序逼近问题。这一培训课程将讨论时序逼近问题，解释为什么规划好时序逼近非常重要。您将学习常见的时序逼近问题。您将了解怎样通过修改函数代码，改变实际时序逼近环境。学习Quartus® II 软件v9.1 怎样帮助您实现这一目标。
课程结束时：
您将能够：
- 找到导致时序逼近问题的HDL结构
- 适当的修改HDL代码来解决这类问题
预备知识
我们建议您先完成以下课程：
需要的技能
- 数字逻辑设计背景知识
- 基本掌握FPGA设计流程
- 基本掌握Quartus II 用户界面
- 基本掌握Verilog HDL或者VHDL编程
其他培训课程
该课程是以下Altera培训课程的一部分：
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采用SOPC Builder迅速开始PCI Express硬核IP设计指南(OCPCI1100)
0.75小时在线课程
课程说明
您将学习怎样在45分钟之内，采用一片Arria® II GX器件开发一个PCI Express端点!您还会发现SOPC Builder和PCI Express编译器等Quartus® II 软件9.0工具简化了设计和验证过程。您会看到很容易在您的设计中实现PCI Express硬核IP模块和串行千兆位收发器等Arria II GX器件功能。如果您需要，可以下载详细的练习指导书，自己使用Quartus II 软件和ModelSim®仿真工具实际开发并验证PCI Express系统。
课程结束时：
您将能够：
- 开发一个采用了PCI Express硬核IP模块和嵌入式串行千兆位收发器的Arria II GX设计
- 使用SOPC Builder和PCI Express编译器来开发一个PCI Express端点
需要的技能
- 理解PCI Express协议规范
- 熟悉常见的高速收发器体系结构，或者观看过在线课程：“收发器基础”
- 熟悉FPGA和CPLD设计流程
- 以下之一：
- 完成了使用“Quartus II 软件：入门”课程
- 完成了“Quartus II 软件设计系列：基础”由教师指导的课程或者在线课程
- 扎实的掌握了Quartus II 软件
其他培训课程
该课程是以下Altera培训课程的一部分：
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SignalTap II 嵌入式逻辑分析器(OCDSW1164)
2小时在线课程
课程说明
此次培训介绍使用Quartus® II 软件v 8.1 的SignalTap® II 嵌入式逻辑分析器进行片内调试及其优点。在此次培训结束时，您将能够完成SignalTap II 调试流程的主要任务。您还会知道从那里可以找到更多的支持和信息资源。
课程结束时：
您将能够：
- 在设计中，加入一个或者多个SignalTap II 逻辑分析器例化
- 配置SignalTap II 逻辑分析器，调试设计
- 使用逻辑分析器渐进式编译功能，缩短编译时间
- 使用SignalTap II 逻辑分析器采集触发器设置所定义的数据
- 分析触发器条件设置的数据，使用这些数据找到并纠正设计中的问题
- 使用存储资格功能、基于状态的触发流程，以及上电触发器
预备知识
我们建议您先完成以下课程：
需要的技能
- 基本掌握Quartus II 软件，包括，渐进式编译、Nios® II 处理器和Nios II IDE (可选)
- 外部逻辑分析器操作知识(可选)
其他培训课程
该课程是以下Altera培训课程的一部分：
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2小时在线课程
课程说明
您将学习Quartus® II 软件v10.1 中的I/O管理功能。在典型FPGA设计所需要的I/O规划任务中，采用了I/O规划流程。我们推出了完整的早期I/O规划设计流程，详细介绍了怎样在引脚规划器中建立并导入宏功能和IP MegaCore® 功能，为设计产生完整的I/O端口描述。还将讨论引脚规划器的I/O建立、修改和验证特性。介绍利用TimeQuest时序分析器高级I/O时序特性来产生增强时序报告。这一特性生成的增强报告包括电路板信号完整性指标，有助于您做出I/O分配和电路板设计决定。
课程结束时：
您将能够：
- 从工程中建立顶层设计文件，包括经过验证的保留I/O引脚和例化宏功能或者MegaCore功能，这些都不需要编写任何HDL代码
- 使用顶层设计文件作为工程修订或者新工程的基础
- 建立、管理以及验证I/O相关分配
- 使能高级I/O时序选项以及配置电路板走线模型
- 使用高级I/O时序选项的信号完整性指标来设计PCB，实现良好的信号完整性
预备知识
我们建议您先完成以下课程：
需要的技能
- 完成了“使用Quartus II 软件：入门”培训，或者基本掌握FPGA设计流程和Quartus II 软件
- 基本理解采用TimeQuest时序分析器进行时序分析
- 掌握电路板级信号完整性问题以及设计方法
后续课程
完成这一课程后，我们建议您参加以下课程：
其他培训课程
该课程是以下Altera培训课程的一部分：
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