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主題 |
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| 8:00 ~ 9:00 |
註冊 |
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| 9:15 ~ 11:15 | 展覽 |
開幕與歡迎致辭 |
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主題演講：“提高設計效能的最佳指南” |
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第一次幸運抽獎及中間休息 |
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| 11:15 ~ 12:00 |
報告：“有效管理65nm及更高工藝中的技術風險” |
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第二次幸運抽獎及午餐 |
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| 時間 |
嵌入式 |
DSP |
設計挑戰 |
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| 1:15 ~ 2:45 | 展覽 |
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| 2:45 ~ 3:00 |
休息
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| 3:00 ~ 4:30 | ||||
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第三次幸運抽獎
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主题演讲
David Greenfield
FPGA 產品資深產品行銷總監
SOPC World中國台灣——2006年11月10日
做為一位資深的產品行銷總監，David Greenfield負責高密度與高效能產品線，包括Stratix II 、 Stratix與Stratix GX產品。Greenfield先生於1995年進入Altera公司，他在Altera先前的職務包括工具與EDA相關產品行銷總監，以及目標應用經理。在這之前，他還在Wyle Electronics（懷勒電子）公司擔任過ASIC行銷、現場應用工程師，以及設計中心經理等職務，也在Hughes Aircraft（休斯飛機公司）擔任過設計工程師的職務。Greenfield先生擁有 哈維瑪德學院（Harvey Mudd College）的工程理工學士的學位，也是南加州州立大學（University of Southern California）電子工程學系的理學碩士學位，以及取得加州大學洛杉磯分校（UCLA）的MBA（工商管理碩士），並在半導體與ASIC設計擁有20年的經驗。
提高設計效能的最佳指南
無論您從事何種業務，您都需要這樣一種解決方案——它幫助您迅速實現創新，突出產品優勢，擊敗市場上的競爭對手。在SOPC World上，您將學習到怎樣快速巧妙的進行設計，擴大選擇面，同時降低風險，避免無效的付出，最終提高您的基本收益。
有效管理65nm及更高工藝中的技術風險
對於設計工程師而言，高效能和技術風險管理是他們達到最終目標的最佳工具和策略。當65nm等半導體新技術出現時，需要巨大的工程投入才能使新技術達到穩定，可靠的實現大批量生產。許多公司都必須細緻的綜合考慮如何實現新製程的技術優勢，同時又要保證成功的達到量產。在可編程邏輯業界，Altera在新技術風險管理、實現所需功能以及降低成本上保持著最好的記錄。本報告將介紹Altera在技術風險管理上的關鍵策略。
嵌入式分會：
透過該分會，軟硬體開發者將了解到如何提高生產和性能的解決方案。
SOPC這一概念是將軟體和硬體整合到單個可編程邏輯元件平台中，同時獲得軟體的靈活性以及硬體的高性能優勢。
當今FPGA設計的特點是系統更加複雜、性能更高和產品面市更短。在效能和性能需求的推動下，需要採用新的創新工具以滿足FPGA的設計要求。
在這一技術研討中，您將通過實例，瞭解Nios II 嵌入式處理器和SOPC Builder軟體是如何幫助您輕鬆實現FPGA設計的。
系統設計人員經常使用硬體加速器來提升系統性能。FPGA非常適合實現這種硬體加速器。
Nios II C語言至硬體加速（C2H）編譯器是一種效能工具，在不提高時鐘頻率的前提下，能夠幫助Nios II 開發人員大幅度提升系統性能。Nios II C2H編譯器針對性能關鍵的 ANSI C軟體函數，透過幾次簡單的滑鼠點選，將這些函數自動轉換為硬體加速器，整合到Nios II 處理器系統中，能夠將大部分應用的性能提高10倍以上。
在這一技術研討中，您將詳細瞭解Nios II C語言至硬體加速器（C2H）是如何幫助您大幅度提高效能和性能的。
FPGA的兩種基本配置是實現多重內部核心的理想方式。第一種配置利用FPGA做為多重內部核心處理器，卸載已有的CPU或者DSP。在這種方式中，FPGA對主CPU程式碼中運算量較大的部分進行硬體加速，進而提高了系統整體性能，降低了功率消耗和成本。第二種配置是利用FPGA內部的多個軟式處理器內部核心。這種方式有很多優勢，包括靈活分配CPU和邏輯之間的演算法等。
在這一技術研討中，您將瞭解這些主題，以及某些商業成功案例。
介紹了一種新穎的嵌入式系統設計軟體和硬體平行除錯的同步方法。Aldec獲得專利的Smart ClockTM 系統匯流排同步工具，支援硬體設計人員除錯HDL程式碼，同時開發最先進的處理器軟體（C/C++/匯編）。採用這種新方法，軟體開發人員可以同時利用最新開發的硬體系統匯流排和週邊來進行軟體除錯，包括使用Altera Nios II IDE處理器中的除錯器所提供的除錯功能。
DSP分會：
透過該分會，您將了解到如何利用DSP Builder和現有的解決方案來應對視頻和圖像處理的最新發展趨勢。
The MathWorks公司演講：利用MATLAB、Simulink和Altera DSP Builder進行基於模塊的設計
採用模型架構的設計概念非常簡單。首先，您需先建立一個與系統無關的功能模型。它是一種「可執行規範」，構成了後續工作的基礎。一旦確定模型達到系統要求後，您可以進行更具體的工作，例如加入定點狀態、RF／ADC 非理想狀態，在高速定點硬體（如FPGA）和低速硬體（如DSP）之間對設計進行劃分等。在工作過程的每一階段，您都能夠驗證模型是否達到了性能目標。最後一步利用自動程式碼產生功能，在硬體中完美的實現模型。
MathWorks將針對採用模型架構的設計來討論The MathWorks MATLAB和Simulink系列產品，以及怎樣結合Altera DSP Builder來實現FPGA 。
還將展示邊緣探測演算法設計和實現。
高解析度電視（HDTV）和數位劇院等消費性應用、IP網路語音等電信應用，以及醫療成像、視訊監控和相片影印機等行業應用的需求推動了視訊和影像處理應用的迅速發展。隨著影像擷取和顯示解析度的提高，以及高級壓縮技術和視訊智慧化的發展，視訊應用的處理頻寬在不斷增加。另一方面，標準和解析度的不斷變化使得設計人員無法使用現成的商用技術。
Altera採用模組化、可編程視訊和影像處理解決方案滿足了這些發展需求，解決方案具有很高的性能，非常靈活，容易更新，開發成本低，當應用成熟，需要大批量投入生產時，能夠提供低成本移植途徑。
在這一技術研討中，您將瞭解到視訊和影像處理的重要發展趨勢，獲得視訊和影像處理套件的資訊，詳細瞭解採用模型架構的視訊處理設計。
現場可編程邏輯閘陣列（FPGA）的DSP系統設計同時需要高級演算法和HDL開發工具。Altera DSP Builder將The MathWorks MATLAB和Simulink系統級設計工具的演算法開發、模擬和驗證功能與VHDL合成、模擬和Altera開發工具整合到一起，從而實現了開發工具整合。DSP Builder在針對演算法來設計的開發環境中，幫助您建立DSP設計的硬體特徵，縮短了DSP設計週期。現有的MATLAB功能和Simulink模組可以與Altera DSP Builder模組以及Altera矽智財（IP）MegaCore® 功能相結合，鏈結系統級設計，實現DSP演算法開發。DSP Builder支援系統、演算法和硬體設計人員共用同一開發平台。
在這一技術研討中，您將瞭解到Altera DSP Builder是怎樣幫助您在FPGA中高效實現DSP設計的，以及WiMAX OFDMA設計實例等。
大量應用普遍採用了高速序列鏈結，許多關鍵通訊協定均對其提供支援。高速序列鏈結為使用者帶來了很多好處，包括支援更寬的頻寬，簡化電路板佈局，降低功率消耗，減少系統成本等。
但是，在高速序列鏈路設計中存在很多挑戰，包括通訊協定實現、訊號完整性、功率消耗管理和PCB佈局等。
在這一技術研討中，您將深入瞭解這些挑戰，學習怎樣使用FPGA來克服這些挑戰。
目前，在視頻監控領域，監控系統的基礎一直是模擬CCTV攝像機和接口。這些系統構成不容易擴展，視頻分辨率較低，幾乎沒有信號處理能力。而新一代視頻監控系統將採用新的數字LAN攝像機來取代這些系統構成，具有複雜的信號處理和IP承載視頻路由功能，不再是簡單的監控攝像系統，而是一種視頻通信系統，具有很強的更新能力，非常靈活，並能保障電腦網路安全。
在此次技術研討會上，您將了解到Altera和TI的解決方案是如何幫助您實現視頻監控設備的。
設計挑戰分會：
透過該分會，系統設計人員將了解到如何應對目前面臨的一些挑戰的解決方案。
隨著ASIC開發成本的大幅度提高以及市場的不斷變化，新產品開發的風險也在不斷增大。在多變的市場需求以及新競爭對手不斷出現的環境下，只有很少的設計適合採用ASIC。許多數位IC公司認識到了使用FPGA實現其矽智財（IP）的優勢所在。現在，他們的首批發售產品採用FPGA，以後再採用結構化ASIC，從而大大提高了成功的機會。
Altera提供從Stratix II FPGA設計到接腳相容、功能等價HardCopy II 結構化ASIC的無縫、無風險移植途徑。在單一的整合軟體發展平台中，您可以輕鬆的使用Quartus II 軟體，避免了多個EDA工具帶來的ASIC設計流程的相容性問題。
在這一技術研討中，您將瞭解到HardCopy II 結構化ASIC的某些關鍵特性、HardCopy II 結構化ASIC技術實現，學習使用Quartus II 軟體來設計結構化ASIC的方法和處理流程。
在聯網、無線、計算、儲存、測試和測量、醫療成像應用等高速系統設計中，通常需要使用最先進的記憶體，以獲得最好的系統性能。這些系統使用的新型記憶體包括DDR/DDR2 SDRAM、RLDRAM II 和QDR/QDRII SRAM等。
將這些元件整合到系統中有很大的難度：偏移和雜訊管理、訊號完整性、時序和時鐘管理，以及功能驗證等。
在這一技術研討中，您將瞭解這些設計挑戰，學習在FPGA和高級記憶體元件介面設計中怎樣克服這些挑戰。
在所有電子應用，特別是蜂巢式電話、手持設備和MP3播放器等可攜式電池供電應用中，功率消耗管理非常關鍵。隨著藍芽、無線區域網路（WiFi）和802.11e等無線標準的導入，許多行業應用不再受到纜線或者供電設備的限制。
在電信、醫療和工業自動化等高階應用中，功率消耗也非常重要。
在半導體元件中，小型化發展趨勢推動了65nm製程技術節點的發展，效率低下的功率消耗管理會導致系統失效，造成產品成本攀升。
半導體元件的功率消耗受很多因素的影響，例如元件架構、製程技術和工作條件等。
在這一技術研討中，您將瞭解到功率消耗對FPGA數位系統的影響，找到實現管理功率消耗的方法。
