在电子设计和电子设计自动化方面，知识产权 (IP) 模块，或者称之为 IP 内核，是一种可重复使用的设计单元，其使用权已经许可给第三方。这一术语来自知识产权许可，例如维持设计运行的专利和版权等。
IP 内核适用于计算编程的硬件设计库，这些库通常以印刷电路板 (PCB) 分立集成电路的方式来实现，“电路板”是规模较大的 ASIC 或者 FPGA 设计。 IP 内核一般是以某种硬件描述语言 (HDL) 编写的计算程序，例如，Verilog、 VHDL 或者 SystemC，但是也可以采用网表或者物理设计布局，特别是在模拟电子系统中。
Altera 为 DE1 和 DE2 板所有 I/O 器件提供全部的 SOPC Builder 组件库 (IP 内核 ) ，如下表所列。这些组件可以用作 Quartus® II 软件的部分 SOPC Builder 工具。利用这些组件，用户能够轻松地建立 Nios® II 系统，访问 DE1 和 DE2 板的 I/O 器件。还提供相关软件驱动，组合到 Altera® 调试客户程序工程 ( 或者 Altera Nios II IDE 工程 ) 中。可以使用表中列出的安装程序来安装库中的组件，也可以单独下载独立的 IP 内核。如果单独下载 IP 内核，必须将其放在您的工程目录中，或者 Quartus 安装路径的 sopc_builder\components 中。
注意: 大学计划 IP 内核目前还在开发中。已经发布了几种内核的 beta 版。 Altera 调试客户程序直接支持 Beta 版。
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大学计划 IP 内核 |
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| IP 内核 |
说明 |
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ZIP |
所支持的开发板 |
| 嵌入式处理器 | ||||
| Nios II | Altera 的嵌入式软核处理器 | DE1, DE2 | ||
| IP内核绑定 | ||||
安装程序 |
安装所提供的 IP 内核 | DE1, DE2 | ||
发布声明 |
目前的发布说明 | |||
| 存储控制器 | ||||
| SRAM | 提供对 SRAM 芯片的读/写访问 | DE1, DE2 | ||
| SDRAM |
提供对 SDRAM 芯片的读/写访问，还可以自动刷新芯片。 |
DE1, DE2 | ||
| FLASH | 不支持 |
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ZIP |
DE1, DE2 |
| SD Card | 不支持 |
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ZIP |
DE1, DE2 |
| 通信 | ||||
| RS232 UART | 在 RS232 端口上提供 UART | ZIP | DE1, DE2 | |
| JTAG UART | 在 JTAG 上提供 UART | DE1, DE2 | ||
| Ethernet | 不支持 |
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ZIP |
DE2 |
| IrDA | 不支持 |
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ZIP |
DE2 |
| USB | 不支持 |
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ZIP |
DE2 |
| 音频 视频 | ||||
音频 / 视频配置 |
自动配置音频和视频芯片 | DE1, DE2 | ||
音频输入 / 输出 |
为音频数据提供两路 FIFO | DE1, DE2 | ||
视频输出 |
为 VGA 显示建立时序信息，为存储图像信息建立帧缓冲。 | DE1, DE2 | ||
视频输入 |
不支持 |
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ZIP |
DE2 |
| 输入 / 输出 | ||||
| PIO | 通用并行输入 / 输出接口 | DE1, DE2 | ||
| LED | 不支持 |
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ZIP |
DE1, DE2 |
七段显示 |
不支持 |
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ZIP |
DE1, DE2 |
PS/2 端口 |
PS/2 端口串行连接 | DE1, DE2 | ||
16x2 LCD 字符显示 |
LCD 字符显示连接 | DE2 | ||
外部总线桥接 Avalon® |
从机器件类总线接口 | DE1, DE2 | ||
Avalon 桥接外部总线 |
主机器件类总线接口 | DE1, DE2 | ||
上面开发的 IP 内核支持 Altera 大学计划及其DE1和DE2开发和教育板。有必要指出，Altera提供多种IP内核，以实施业界标准设计 (例如，USB控制器或者回波抵消电路) ，加速系统工程实现。 Altera IP 内核能够充分发挥 FPGA 的独特优势。
Altera 为以下技术提供 IP 宏功能：
您可以在 Altera IP MegaStore TM 上查看所支持 IP 内核的完整列表。
通信 IP 内核申请
Altera 大学计划为大学的高质量研究项目免费提供 Altera 开发的 IP。请联系 university@altera.com，了解详细信息。
