实现高速DDR3接口
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技术专题：Stratix® III FPGA
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简介
目前对高速存储器接口的需求已经超过了1Gbps，因此，设计的FPGA芯片和IP必须能够提供可靠的信号完整性，解决实现DDR3接口时面临的难题。仿真仍然在确定信号电平和时序余量上扮演了重要角色。这一网播将讨论实现DDR3时遇到的难题以及可行的解决方案。
通过此次网播，您将了解到：
- DDR3的JEDEC要求
- 怎样实现系统的读/写均衡
- 怎样跟踪PVT，降低电路板的功耗
谁应该观看
- 系统规划人员
- 硬件和系统设计工程师
- FPGA开发人员
- 信号完整性工程师
演讲人
Salman Jiva
资深产品营销工程师，Altera公司
作为 Altera 高端 FPGA 产品线的资深产品营销工程师， Salman Jiva 负责 Altera FPGA 信号完整性和高速接口的技术分析与营销。加入 Altera 之前，他有六年的时间供职于 Cisco 系统公司，是交换机企业线的 ASIC 信号完整性工程师。 Jiva 先生获得了圣塔克拉拉大学的电子工程硕士学位，专业是通信系统。
Todd Westerhoff
VP软件产, SiSoft
Todd Westerhoff 先生是 SiSoft 公司的软件产品副总裁，在电子系统建模和分析上有 26 年的从业经验，其中 10 年是从事信号完整性研究。在加入 SiSoft 公司之前， Westerhoff 先生管理 Cisco 系统有限公司的高速设计组，为公司各个 ASIC 和系统工程组提供静态时序、信号完整性和设计规则咨询。 Westerhoff 先生曾是 Hammerhead 网络公司的高速设计专家，由此加入了 Cisco 。在 Hammerhead 公司之前，他是 Cadence 设计系统公司的 SPECCTRAQuest 产品经理。在加入 Cadence 之前，他是很多福布斯 500 强公司的信号完整性顾问。 Westerhoff 先生还曾在 Compact 软件、 Racal-Redac 、 FutureNet 和 HHB 系统公司担任过产品营销职位。 Westerhoff 先生获得了新泽西州 Hoboken 史蒂文斯理工学院的电子工程学士学位。
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文档资料
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