Altera提供FPGA, CPLD和ASIC解决方案
  • 下载
  • 文档资料
  • 产品
    • 器件
    • 设计软件
    • IP
    • 开发套件/电缆
    • 设计和支持服务
    • 资料
  • 最终市场
    • 汽车
    • 广播
    • 计算机和存储
    • 消费类
    • 工业
    • 医疗
    • 军事和航空航天
    • 测试和测量
    • 无线通信
    • 有线通信
  • 技术中心
    • DSP
    • 外部存储器
    • 嵌入式处理
    • 收发器
    • 并行I/O
    • 信号完整性
    • 系统集成
  • 教育与活动
    • 培训中心
    • 大学计划
    • 网络研讨会和视频
    • 演示
    • 活动日程
  • 支持
    • 设计和支持资源指南
    • 知识数据库
    • 器件
    • 软件
    • IP
    • 开发套件和电缆
    • 设计范例
    • 参考设计
    • 下载
    • 用户社区和论坛
    • mySupport
  • 公司介绍
    • 关于我们
    • 客户成功案例
    • 合作伙伴
    • 新闻中心
    • 投资者关系
    • 保护环境
    • 职位招聘
    • 联系我们
  • 在线购买
    • 器件
    • 设计软件
    • 开发和教育套件
    • 电缆和可编程硬件
    • IP
  • 全部页面
  • 产品型号
  • 知识数据库
  • 支持&技术资料
  • 论坛 & Wiki

Altera's APEX True-LVDS Solution

主页 > 产品 > 器件 > APEX 20K > 特性 > Altera's APEX True-LVDS Solution

Increases Data Transfer Rate to Industry-Leading 840 Mbps Per Channel

APEXTM 20KE and APEX 20KC devices offer a True-LVDSTM solution making these devices the industry's first system-on-a-programmable-chip (SOPC) solution to support data transfer rates up to 840 Mbps per channel. Altera's True-LVDS solution addresses the high bandwidth demands of communication applications. Figure 1 shows the waveform for the APEX EP20K400E LVDS data channel, toggling at 840 Mbps.

Figure 1. APEX EP20K400E LVDS I/O Performance at 840 Mbps

I/O Performance at 840 Mbps

APEX True-LVDS Solution

The APEX True-LVDS solution not only provides a high data transfer rate of up to 840 Mbps per channel, but also offers high noise immunity, low power consumption, and low electromagnetic interference (EMI) benefits that are utilized by high-speed communication applications. The True-LVDS solution is made possible by the following innovative technology:

  • Dedicated receiver and transmitter circuitry performing serial-to-parallel and parallel-to-serial conversions making the high toggle rates (840 Mbps) possible
  • On-chip phase-locked loop (PLL) circuitry with 8x multiplication internally boosting the input clock to 840 MHz
  • Dedicated deskew circuitry ensuring clock and data signals are internally aligned
  • True differential I/O drivers enabling high noise immunity, low power consumption, and low EMI

Figure 2 shows the LVDS receiver and transmitter circuitry.

Figure 2. LVDS  Receiver/Transmitter Circuitry

Receiver/Transmitter Circuitry

APEX 20KE True-LVDS Performance

When analyzing LVDS I/O performance, it is important to consider various specifications including channel skew on the output pins and the maximum receiver input skew margin. These specifications are required to determine LVDS system performance. The table below defines the specifications and provides the APEX 20KE LVDS values at 840 Mbps.

Table 1. APEX 20KE True-LVDS Performance
Specification Definition APEX 20KE True-LVDS Values
f LVDSDR Maximum LVDS data transfer rate 840 Mbps
TCCS Transmitter channel-to-channel-skew 400 ps
SW Sampling window: required time that data must be stable for the LVDS receiver to capture it 440 ps

RSKM

Receiver input skew margin: allowable board skew, specified with de-skew feature engaged 473 ps

APEX True-LVDS Quality

An "eye diagram" is a visual representation of the jitter and output driver quality of an LVDS output signal. It is obtained by sending pseudo-random data over the LVDS channel and using a sampling oscilloscope to perform a persistence measurement. The transitions are captured and plotted over time. Horizontal eye closure is due to jitter, while vertical eye closure is due to signal attenuation or noise. Therefore, a larger "eye" indicates a better quality driver. (For details see the Eye Diagram page.) The "eye diagram" for the APEX EP20K400E device in Figure 3, was measured over 30 minutes in a noisy environment.

Figure 3. LVDS Eye Diagram at 840 Mbps

Eye Diagram at 840 Mbps

APEX True-LVDS Applications

The APEX True-LVDS solution is ideal for telecommunication and data communication applications such as switches, hubs, and routers. It is also useful for computing applications such as digital copiers, processor interface, imaging displays, audio and video digital signal processing (DSP), and MPEG stream processing.

The 840 Mbps data transfer rate provides full support for dense wave division multiplexing (DWDM) systems transmitting and receiving OC-12 data with Reed-Solomon forward error correction (FEC) encoding running at 666 Mbps per channel.

APEX LVDS Advantage

APEX devices with LVDS capability provide numerous benefits, including:

  • High-frequency performance up to 840 Mbps per channel
  • Low power dissipation
  • Dedicated built-in LVDS circuitry
  • 16 input and output channels
  • Built-in data skew reduction circuitry
  • Support for 1x, 4x, 7x, or 8x serializer and deserializer
  • Low ratio of chip power and ground pins to I/O pins
  • Support for multi-drop and point-to-point backplane architecture interfaces
  • Support data transfer across cable and connectors

With the True-LVDS solution, APEX devices offer the highest performance, highest bandwidth, lowest power, SOPC solution for high-speed data transmission designs.

Related Links

  • APEX LVDS Support
  • LVDS Comparison: APEX 20KE vs. Virtex-E Devices
  • High-Bandwidth LVDS Support in APEX Devices Brochure (PDF - 857 Kb)
  • AN 117 Using Selectable I/O Standards in Altera Devices (PDF - 161 Kb)
  • TB 57 Power Consumption Comparison: APEX 20K vs. Virtex Devices (PDF - 190 Kb)
给本页评分


  • 高端 FPGA
    • 关于Stratix系列
    • Stratix IV (E,GX和GT)
      • 简介
        • 体系结构
        • 密度
        • 性能
        • 功耗
      • 收发器(GX)
      • 最终市场和应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Stratix III (L和E)
      • 简介
      • 最终市场应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Stratix II (和GX)
      • Stratix II
        • 简介
        • 设计工具
        • 特性
        • 文档资料
      • Stratix II GX
        • 简介
        • 设计工具
        • 特性
        • 文档资料
    • Stratix (和GX)
      • Stratix
        • 简介
        • 设计工具
        • 特性
        • 文档资料
      • Stratix GX
        • 简介
        • 设计工具
        • 特性
        • 文档资料
  • 中端FPGA
    • 关于Arria系列
    • Arria II (GX)
      • 简介
        • 体系结构
        • 功耗
      • 收发器
      • 最终市场 & 应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Arria (GX)
      • 简介
        • 体系结构
        • 软件
      • 收发器
      • 应用
      • 设计资源
      • 文档资料
      • 开始设计
  • 低成本FPGA
    • 关于Cyclone系列
    • Cyclone IV (E和GX)
      • 简介
        • 体系结构
        • 功耗
      • 收发器
      • 最终市场和应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Cyclone III(和LS)
      • 简介
        • 体系结构
        • 功耗
      • 最终市场应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Cyclone II
      • 简介
      • 设计工具
      • 特性
      • 文档资料
    • Cyclone
      • 简介
      • 设计工具
      • 特性
      • 文档资料
  • CPLD
    • 关于MAX系列
    • MAX II (和G, Z)
      • 简介
        • 架构
        • 功耗
        • 独特功能
      • 应用
      • 设计资源
      • 文档资料
      • 开始设计
    • MAX 3000A
      • 简介
      • 设计资源
      • 特性
      • 文档资料
  • ASIC
    • 关于Hardcopy系列
    • HardCopy IV (E和GX)
      • 简介
        • 功耗
        • SEU
        • 性能
      • 最终市场应用
      • 开始设计
    • HardCopy III
      • 简介
        • 体系结构
        • 功耗
        • SEU
        • 性能
      • 最终市场应用
      • 文档资料
      • 开始设计
    • HardCopy II
      • 简介
        • 功耗
        • SEU
        • 性能
      • 最终市场应用
      • 文档资料
      • 开始设计
    • HardCopy Stratix
      • 简介
      • 设计资源
      • 特性
      • 文档资料
  • 特殊市场供货
    • 无铅
      • 文档资料
    • 扩展温度标准
    • 工业温度
    • 军事温度
    • 汽车温度
  • 配置器件
    • 增强型配置器件
      • 简介
      • 设计工具
      • 特性
      • 文档资料
    • 串行配置器件
      • 简介
      • 设计工具
      • 特性
      • 文档资料
  • 成熟器件
    • 产品列表
    请填写反馈意见
    产品 | 最终市场 | 技术中心 | 教育与活动 | 支持 | 公司介绍 | 在线购买
    联系我们 | 站点帮助 | 网站导航 | 个人信息 | 法律申明
    Copyright © 1995-2010 Altera International Limited. 版权所有
    Altera Forum
    Altera
    论坛
    RSS
    RSS
    Flickr
    Flickr
    Email Updates
    电邮新闻