Altera推出的Cyclone™ FPGA 开创了一个新的局面。Cyclone系列器件作为FPGA性能的领导者，基于一种全新的低成本架构，从设计一开始就考虑了成本的节省。Cyclone器件现在可以为那些对价格敏感的应用提供一个全新的可编程的解决方案，而这之前人们普遍认为费用太昂贵了。它提供了一种全新的，低成本的选择，而不象目前普遍使用的专用集成电路(ASIC)，没有了昂贵的掩模费用，没有了冗长的订货周期，并且拥有了设计更新的能力。Cyclone器件凭借其强大的价格，特性以及性能优势成为设计工程师所期待的低成本FPGA。
价格优化所带来的挑战
可编程逻辑器件供应商在设计低成本FPGA时面临许多的挑战。最具挑战性的就是如何在性能、特性以及价格中间找到一个合适的定位。FPGA设计工程师必须找到一个精确的平衡点(如图1所示),以确保在可编程片上系统(SOPC)方案上提供充足的逻辑单元和存储器容量以得到高性价比的产品。
图1.器件性能,特性和成本之间的平衡关系
事半功倍
开发一种可编程逻辑器件的第一步就是在满足容量需求前提下，采用全新的设计方法。其中Altera采用的一个新的方法就是让现有客户和潜在用户在产品的定义阶段就参与进来。由这些用户确定价格起点、主要特性以及性能要求，以保证该FPGA方案在大批量系统中应用的可行性。
Cyclone器件设计之初就仔细选择小的封装形式以提供给用户足够的I/O管脚和功耗特性。根据封装的物理尺寸来定义裸片的连接点的最大尺寸。器件就可以装入尽可能多的逻辑结构和存储器块，从而保证每种封装都装入最多的逻辑资源。
另外，为了进一步减少裸片的尺寸，Altera提高了多个产品设计工艺的效率。这直接为FPGA的用户降低了产品的成本。
一种低成本的设计加上节省芯片面积的革新创造出的Cyclone器件——业界真正的性价比最优的产品。
Cyclone架构
Cyclone器件具有丰富的逻辑资源和存储器资源、时钟管理电路以及高性能的I/O资源。
Cyclone结构如图2所示，垂直结构的逻辑单元(LE)、嵌入式存储块和锁相环(PLLs)周围环绕着I/O单元(IOE)（图2），高效的内部连线和低延时的时钟网络，保证了每个结构单元之间时钟和数据信号的连通性。
图2. EP1C20 器件平面图
器件周围分区工作的I/O单元被划分为不同的I/O块，在消耗最小裸片面积的情况下提供优异的性能。这些I/O块支持一系列单端和差分I/O电平标准，包括SSTL-2, SSTL-3以及最高311兆比特每秒(Mbps)的LVDS 接口标准。每个IO单元包含3个寄存器以实现双倍数据速率（DDR)应用和其他I/O特性相关电路，如总线驱动能力可编程，总线保持以及电平摆率可编程等。
I/O 块装备了专门的外部存储器接口电路。 该接口电路大大简化了与外部存储器的数据交换过程，包括DDR SDRAM和FCRAM器件。最大数据交换速率可达到 266 Mbps(133兆赫兹时钟频率)。
Cyclone器件支持32比特/66兆赫兹 PCI接口。每个IO单元提供从管脚到FPGA内核的多条路径，以便器件满足相关的建立和保持时间。
Cyclone器件容量范围从最小2910个逻辑单元和59904比特的存储器，到最大20060个逻辑单元和294912比特存储器。更多信息可参阅Cyclone简介页面。
时钟分配
所有Cyclone器件由最多8根全局时钟线组成的全局时钟网络驱动，从器件的任何位置都可以访问这些时钟线，它们的驱动源可以是输入引脚、锁相环的输出时钟、DDR/PCI接口的输入信号以及内部逻辑生成的输出信号(如图3所示)。更多有关Cyclone时钟网络的详细信息可查阅Cyclone器件手册中的Cyclone器件系列数据手册。
图3. Cyclone器件时钟网络
