Altera提供FPGA, CPLD和ASIC解决方案
  • 下载
  • 文档资料
  • 产品
    • 器件
    • 设计软件
    • IP
    • 开发套件/电缆
    • 设计和支持服务
    • 资料
  • 最终市场
    • 汽车
    • 广播
    • 计算机和存储
    • 消费类
    • 工业
    • 医疗
    • 军事和航空航天
    • 测试和测量
    • 无线通信
    • 有线通信
  • 技术中心
    • DSP
    • 外部存储器
    • 嵌入式处理
    • 收发器
    • 并行I/O
    • 信号完整性
    • 系统集成
  • 教育与活动
    • 培训中心
    • 大学计划
    • 网络研讨会和视频
    • 演示
    • 活动日程
  • 支持
    • 设计和支持资源指南
    • 知识数据库
    • 器件
    • 软件
    • IP
    • 开发套件和电缆
    • 设计范例
    • 参考设计
    • 下载
    • 用户社区和论坛
    • mySupport
  • 公司介绍
    • 关于我们
    • 客户成功案例
    • 合作伙伴
    • 新闻中心
    • 投资者关系
    • 保护环境
    • 职位招聘
    • 联系我们
  • 在线购买
    • 器件
    • 设计软件
    • 开发和教育套件
    • 电缆和可编程硬件
    • IP
  • 全部页面
  • 产品型号
  • 知识数据库
  • 支持&技术资料
  • 论坛 & Wiki

Cyclone II 成本优化的架构

主页 > 产品 > 器件 > Cyclone II > 特性 > Cyclone II 成本优化的架构

下一步

  • 下载软件
  • 查看成功案例
  • 观看网播
  • 获取参考设计

立即购买

  • 购买开发套件

支持

  • 获取器件支持
  • 进入Altera论坛

文档

  • 获取文档资料
  • 获取手册
  • 获取数据手册
  • 订阅电邮新闻
  • 获取产品目录

在Cyclone® 器件成功基础之上,Altera推出了有史以来成本最低的90-nm FPGA —— Cyclone II。Cyclone II 器件支持在成本敏感的应用中开发新的可编程方案,在这些应用中,FPGA曾被认为过于昂贵。

如果您在大批量应用中需要成本更低、密度更大、功能更丰富的器件,可以使用65-nm Cyclone III FPGA。

成本优化的挑战

在设计低成本FPGA的时候,开发人员需要在性能,功能和整体器件成本之间进行平衡。开发人员必须在合理的价格下,确保提供足够的逻辑和存储密度,以实现足够性能的完整解决方案(见图1)。

Altera帮助开发人员为其目标应用创建了实现最理想性能的架构。采用Cyclone II FPGA进行设计超越了最初Cyclone系列具有领导地位的性能,Cyclone II器件提供了90nm技术(小裸片尺寸、高密度和低成本)的优势,在低成本FPGA中性能最快。所有Cyclone II 器件都是采用300mm晶元,基于TSMC公司90nm低K值工艺技术而制造的。

图1.功耗、性能和成本间的平衡

图1.功耗、性能和成本间的平衡

付出更少得到更多

在开发FPGA的过程中,对于大批量应用,为了成功地达到降低成本的目的,Altera采用了一种新型的设计方法。传统的“优化-去除”( "optimization-by-elimination")方法通过在软件中去掉某些特性来降低现有高密度产品的成本。虽然这种方法一定程度上达到了降低FPGA 成本的功效,但是它并不能实现给定裸片尺寸和封装下的最低价格。

与此相比,Altera用来构造Cyclone和Cyclone II器件的设计方法并不依赖于在现有产品的基础上进行改造再利用。与第一代Cyclone器件采用的方法相同,Cyclone II架构从一开始就聚焦在低成本上。

Cyclone II 器件受焊盘数量限制。焊盘受限的裸片意味着I/O结构要尽可能小。在某些器件中,Cyclone II器件提供错列I/O焊盘,就是两行I/O焊盘交叉存取,在占用少量逻辑消耗的前提下提高了可用I/O焊盘的数量。

在设计开始阶段,Cyclone II 器件采用了经过谨慎选择的小外形封装,提供了充足的用户I/O管脚和最低成本的结构。封装的物理尺寸就能决定焊盘受限裸片的最大尺寸。接着,在裸片上尽可能多地组装逻辑结构、存储器块、嵌入式乘法器块和其他用户需求的功能,保证在可用面积内得到最多的功能。

Cyclone II FPGA内的布线结构得到了增强以提高效率。逻辑阵列块(LAB)包含16个逻辑单元(LE)替代最初Cyclone系列中的10个LE。对于90nm技术,布线延时远大于LE的延时。拥有16个LE的LAB,布线减少,性能相应地提高。

Cyclone II 架构

Cyclone II 架构包含超过68K个纵向排列逻辑单元(LE)、嵌入式存储器块、嵌入式乘法器和锁相环(PLL),它们被I/O单元(IOE)包围在中间(见图2)。高效互连、低歪斜的时钟网络在每个结构之间提供时钟和数据信号连接。

图2. Cyclone II平面图

图2. Cyclone II平面图

面积高效的IOE被分组成围绕在器件周围的I/O区,在消耗最小裸片面积的同时提供可观的I/O能力。Cyclone II器件支持大范围的单端和差分I/O标准。如支持最高805 Mbps(接收端)和622 Mbps(发送端)的LVDS I/O 标准。每个IOE包含3个寄存器,用于实现双倍数据速率(DDR)应用,以及包含用于其他I/O特性如可编程驱动强度、总线保持和可编程回转速率的相关电路。

多个I/O区组装在一起提供专用外部存储器接口电路。这个电路简化了外部存储器件的数据传输,包括DDR2和QDRII SDRAM器件。最大数据传输速度可达到333 Mbps (167-MHz时钟)。

Cyclone II器件实现了最初Cyclone系列内可用的嵌入式存储器块。Cyclone II系列包含多达250个的嵌入式存储器块。可完美地应用于嵌入式处理器的程序存储器或信元头/信元存储。

Cyclone II器件兼容PCI 2.1和 PCI-X 1.0b (2.0模式 1)。每个IOE提供多个从管脚到内核的路径,使器件满足相关建立和保持时间。

Cyclone II器件的密度范围从4,608 LE和119,808比特RAM,到68,416 LE和1,152,000比特RAM。Cyclone II器件中还含有从13个到150个18x18 嵌入式乘法器。更多信息请参见Cyclone II简介页面。

时钟分配

每个Cyclone II器件包含一个由16个专用时钟线组成的全局时钟网络。在器件内的任何位置都可以访问这些时钟线,它们可以由输入管脚、PLL输出,DDR/PCI输入或者内部逻辑进行馈送(见图3)。更多Cyclone II时钟网络相关信息请参阅Cyclone II器件手册中的Cyclone II 器件系列数据手册。

给本页评分


  • 高端 FPGA
    • 关于Stratix系列
    • Stratix IV (E,GX和GT)
      • 简介
        • 体系结构
        • 密度
        • 性能
        • 功耗
      • 收发器(GX)
      • 最终市场和应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Stratix III (L和E)
      • 简介
      • 最终市场应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Stratix II (和GX)
      • Stratix II
        • 简介
        • 设计工具
        • 特性
        • 文档资料
      • Stratix II GX
        • 简介
        • 设计工具
        • 特性
        • 文档资料
    • Stratix (和GX)
      • Stratix
        • 简介
        • 设计工具
        • 特性
        • 文档资料
      • Stratix GX
        • 简介
        • 设计工具
        • 特性
        • 文档资料
  • 中端FPGA
    • 关于Arria系列
    • Arria II (GX)
      • 简介
        • 体系结构
        • 功耗
      • 收发器
      • 最终市场 & 应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Arria (GX)
      • 简介
        • 体系结构
        • 软件
      • 收发器
      • 应用
      • 设计资源
      • 文档资料
      • 开始设计
  • 低成本FPGA
    • 关于Cyclone系列
    • Cyclone IV (E和GX)
      • 简介
        • 体系结构
        • 功耗
      • 收发器
      • 最终市场和应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Cyclone III(和LS)
      • 简介
        • 体系结构
        • 功耗
      • 最终市场应用
      • 设计资源
      • 文档资料
      • 开始设计
    • Cyclone II
      • 简介
      • 设计工具
      • 特性
      • 文档资料
    • Cyclone
      • 简介
      • 设计工具
      • 特性
      • 文档资料
  • CPLD
    • 关于MAX系列
    • MAX II (和G, Z)
      • 简介
        • 架构
        • 功耗
        • 独特功能
      • 应用
      • 设计资源
      • 文档资料
      • 开始设计
    • MAX 3000A
      • 简介
      • 设计资源
      • 特性
      • 文档资料
  • ASIC
    • 关于Hardcopy系列
    • HardCopy IV (E和GX)
      • 简介
        • 功耗
        • SEU
        • 性能
      • 最终市场应用
      • 开始设计
    • HardCopy III
      • 简介
        • 体系结构
        • 功耗
        • SEU
        • 性能
      • 最终市场应用
      • 文档资料
      • 开始设计
    • HardCopy II
      • 简介
        • 功耗
        • SEU
        • 性能
      • 最终市场应用
      • 文档资料
      • 开始设计
    • HardCopy Stratix
      • 简介
      • 设计资源
      • 特性
      • 文档资料
  • 特殊市场供货
    • 无铅
      • 文档资料
    • 扩展温度标准
    • 工业温度
    • 军事温度
    • 汽车温度
  • 配置器件
    • 增强型配置器件
      • 简介
      • 设计工具
      • 特性
      • 文档资料
    • 串行配置器件
      • 简介
      • 设计工具
      • 特性
      • 文档资料
  • 成熟器件
    • 产品列表
    请填写反馈意见
    产品 | 最终市场 | 技术中心 | 教育与活动 | 支持 | 公司介绍 | 在线购买
    联系我们 | 站点帮助 | 网站导航 | 个人信息 | 法律申明
    Copyright © 1995-2010 Altera International Limited. 版权所有
    Altera Forum
    Altera
    论坛
    RSS
    RSS
    Flickr
    Flickr
    Email Updates
    电邮新闻