在新的以及现有的FPGA市场上，Cyclone™ II器件扩展了FPGA在低成本、大批量应用领域的角色。FPGA如今不再仅限于外围应用，可以在系统中执行很多关键性处理任务。随着FPGA越来越多地应用于系统的数据路径，当系统存储需求超过片内丰富的存储器资源时，FPGA必须具有和外部存储器件的接口。
Altera基于成功的Cyclone器件系列，通过和业界领先的存储器供应商合作，确保了用户能够将最新的存储器器件连接至Cyclone II FPGA。Cyclone II 器件被设计成为能够通过一个专用的接口，和双倍数据速率 (DDR)、DDR2、单倍速率 (SDR) SDRAM器件以及四倍数据速率(QDRII) SRAM器件进行通讯，保证快速可靠的数据传输，传输速率最高达到668 Mbps。开发人员可以在几分钟里集成SDRAM和SRAM器件到他们的系统中，和基于Cyclone II 优化的、现成的IP控制器核一起运行。表1总结了Cyclone II 外部存储器接口支持。
| 表1：Cyclone II 器件支持的外部存储器接口 | ||||
| 存储技术 | I/O标准 | 最大总线宽 | 最大时钟速度 | 最大数据速率 |
|---|---|---|---|---|
| SDR SDRAM | 3.3-V LVTTL | 72 bits | 167 MHz | 167 Mbps |
| DDR SDRAM | 2.5-V SSTL Class I, II |
72 bits | 167 MHz | 334 Mbps |
| DDR2 SDRAM | 1.8-V SSTL Class I, II |
72 bits | 167 MHz | 334 Mbps |
| QDRII SRAM | 1.8-V HSTL Class I, II |
36 bits | 167 MHz | 668 Mbps |
存储器件
DDR SDRAM 器件近年十分流行，主要是因为其低功耗、相对低的价格和高带宽特性。由于数据处理在时钟的两个沿都会发生，DDR SDRAM 器件是速率较慢的SDR架构总体有效数据带宽的两倍。DDR SDRAM 器件应用已经远远超越了个人电脑（PC）的领域，现在已经广泛应用于从网络、通信到机顶盒和家庭娱乐系统等领域。DDR2存储器保持了这些特性，并提供了更快的时钟速率和性能。业界专家相信DDR2将会成为下一个在很多年里占主导地位的DRAM 类型，因为DDR2已经被采用作为个人电脑（PC）的主要存储器。
四倍数据速率(QDRII) SRAM 器件使系统设计人员能够将数据吞吐能力最大化，主要在通讯应用领域，数据速率可以最高达167兆赫兹。QDRII 架构具有双数据端口（输入和输出）的特性，每个时钟周期各执行两次操作，从而实现每个时钟周期完成四个数据指令。这种性能提升对于带宽和延迟敏感的应用更加显著，例如用于查找表、链表和控制器缓存的主存储器。
更多有关这些存储器件类型的信息以及Altera®支持可从存储器系统解决方案页面中获取。
接口技术详细资料
Cyclone II 器件被设计成为和外部存储器件进行高速可靠地将数据输入输出传送。高速接口的关键技术在于采用专用I/O特性，确保所有的时序需求都被满足，通过最小的设计消耗获取最好的性能。
每个Cyclone II 器件都采用了优化的I/O管脚，以接入DDR/DDR2、SDR SDRAM和QDRII SRAM 器件。每个I/O区都具有最多两套接口信号管脚，每套管脚包含一个单一数据选通（DQS）管脚和相关数据（DQ）管脚。这些管脚被设计成为与采用SSTL-18 Class I/II、SSTL-2 Class I/II和HSTL Class I/II I/O标准的外部存储器件进行高速数据传输。每个器件可最多支持72个DQ管脚，并带有相应的DQS管脚，支持一个具有64比特数据和纠错的双面存储器模块（DIMM）。
专用数据选通DQS电路在读周期中针对优化了的时钟和数据序列将DQS信号做了移相。这个电路不使用外部印刷电路版（PCB）的回溯延迟，使选通DQS和数据DQ信号之间的时钟歪斜最小。这确保了高速DDR存储器的时序要求能够得到可靠的满足，节省PCB成本。图1所示为典型的Cyclone II FPGA和DDR存储器器件之间的接口。数据管脚成组地在板上进行布线。时钟选通信号随着数据组一起布线，每组一根。Cyclone II 器件的存储器控制器IP核产生地址和控制信号发送给片外存储器。Cyclone II器件也产生系统时钟。
图1：典型的Cyclone II FPGA和DDR存储器接口
图1注释：
- 双向数据和选通信号。
- 选通信号和数据组一起布线。
- 系统时钟可选由PLL产生。
读操作
图2所示为从存储器读取单一数据比特的读操作。DQS信号排列在输入DQ信号的中央位置，并馈送给器件的全局时钟网络。DQ信号被FPGA寄存器在时钟的两个沿采样，并通过第二套上升沿触发的内部寄存器与系统时钟同步。
图2：外部存储器件读操作
写操作
图3所示为往存储器件写入单一数据比特的写操作。DQS信号被发送到外部存储器件，保持和传输数据90度的相差。输出使能逻辑用来满足前缓冲和后缓冲相关时序要求。
DQ信号在相内系统时钟的两个沿被传输给存储器件，使用一套逻辑寄存器和一个输出多路复用器在数据A和数据B信号之间切换。
图3.外部存储器件写操作
更多Cyclone II 的外部存储器接口信息请参见Cyclone II器件手册中的Cyclone II器件系列数据手册 (PDF)。
基于Cyclone II 器件优化的IP
在IP MegaStore页面，Altera 提供了完全可定制的IP宏功能控制器内核，该内核由Altera和Altera宏功能合作伙伴计划（AMPP）完成开发和测试。Altere也给用户提供了一些存储控制器设计实例，帮助他们设计自己的定制存储器接口。这些宏功能使开发人员得以通过Quartus® II 软件中直观的图形用户界面（GUI），快速、轻松地在他们的Cyclone II设计中集成最新存储器技术接口。这个流程自动配置了所有Cyclone II 器件支持的专用外部存储器特性。对于上市时间要求苛刻的应用，存储控制器IP能够使开发人员将精力集中到产品的功能上面来。
