HardCopy® 方法的动力源于Altera优秀的Quartus® II 开发软件包和基于FPGA的前端无缝原型设计工艺。您可以利用最新的Quartus II 设计软件，在合适的Stratix ® III FPGA中针对目标设计启动HardCopy III ASIC开发。一流的高性能、高密度、低功耗Stratix III FPGA现在完全可以满足您的原型开发需求。
Quartus II 软件是业界唯一的真正“一次设计”开发工具，在实现两种器件时，您利用它只需要采用一个寄存器传送级(RTL)和一组知识产权 (IP)。如表1所示，Quartus II 软件提供了高度集成的完整前端设计环境，包括设计输入到HardCopy ASIC网表交付。Quartus II 软件自然对synopsys设计约束(.sdc)提供支持，不但有正确的综合和静态时序分析，而且还与后端设计工具完全兼容，例如Synopsys PrimeTime等。
表 1. Quartus II 软件对 HardCopy ASIC 的特性支持 |
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特性 |
说明 |
RTL 综合 |
Quartus II 集成综合 (QIS) 支持主要的 HDL 语言，提供高级综合选项和编译器指令 ( 属性 ) ，以获得最佳结果。 |
物理综合 |
在原型 Stratix III 器件基础上，实现 HardCopy III 器件的快速时序逼近，进一步提高其性能。 |
仿真 |
ModelSim® -Altera® 工具支持行为仿真以及 VHDL 和 Verilog 测试台文件。 |
静态时序分析 |
使用 TimeQuest 时序分析器 进行基于 synopsys 设计约束的静态时序分析，在交付设计之前，达到时序逼近。 |
布局布线 |
进行详细的布局和全局布线，实现和后端最终时序结果的紧密时序相关。 |
渐进式编译 |
在每个设计分区中对目标设计进行优化，而不改变其他区域，使设计编译时间缩短了近 70％，提高了时序逼近。 |
形式验证 |
内置等价校验，比较 HardCopy 门极网表文件和 FPGA 网表。还支持使用 Cadence Conformal 进行软件 RTL 至网表等价检查。 |
引脚规划 |
分配引脚，验证引脚分配是否合法。 |
功耗估算 |
PowerPlay 功耗分析和优化技术 帮助您从设计规划直至实施阶段有效地管理功耗。 |
SOPC Builder |
帮助您迅速轻松地构建系统，评估嵌入式系统。 |
Nios II IDE |
业界最流行的可配置 Nios® II 嵌入式处理器集成设计环境。 |
HardCopy Advisor |
提供开发指南，帮助您向 Altera 的 HardCopy 设计中心成功地交付设计。它报告已完成的任务，以及还需要您进一步完成的任务。 |
Altera 提供以下资源，帮助您启动 HardCopy III ASIC 设计：
- 下载 HardCopy 系列手册
- 下载 Stratix III 器件手册
- 下载 Quartus II 软件
如果需要了解详细信息，请联系您当地的Altera 销售办事处、销售代表或者分销商。
