HardCopy Stratix结构化ASIC简介
HardCopy®Stratix器件源自Stratix® FPGA 体系结构，实现了到大批量、低成本结构化ASIC的无缝移植。平均起来，与Stratix FPGA相比，HardCopy Stratix器件性能提高了50％，功耗降低了40％。
HardCopy Stratix器件由Quartus® II 设计软件全面支持，具有业内第一个也是唯一的由FPGA原型到大批量结构化ASIC的统一设计流程。Quartus II软件还为HardCopy Stratix器件提供功耗和性能估算，可实现精确的前端设计性能估算并具有流畅的设计流程。
表1和表2列出了HardCopy Stratix器件系列的特性、I/O引脚数和封装选项。
| 表 1. HardCopy Stratix器件简介 |
| 特性 |
HC1S25 |
HC1S30 |
HC1S40 |
HC1S60 |
HC1S80 |
| 逻辑单元(LE) |
25,660 |
32,470 |
41,250 |
57,120 |
79,040 |
M512 RAM模块
(512比特+校验) |
224 |
295 |
384 |
574 |
767 |
M4K RAM模块
(4 K比特+校验) |
138 |
171 |
183 |
292 |
364 |
M-RAM模块
(512 K比特+校验) |
2 |
2 (1) |
2 (1) |
6 |
6 (1) |
| RAM总数 |
1,944,576 |
2,137,536 |
2,244,096 |
5,215,104 |
5,658,048 |
数字信号处理
(DSP)模块 |
10 |
12 |
14 |
18 |
22 |
| 嵌入式乘法器 (2) |
80 |
96 |
112 |
144 |
176 |
| 锁相环(PLL)
|
6 |
6 |
6 |
12 |
12 |
| 最大用户I/O引脚数 |
473 |
597 |
615 |
773 |
773 |
注释：
- 该器件的M-RAM模块数量与相应Stratix FPGA的M-RAM数量不同。
- 全部9x9乘法器的数量。要得到每个器件全部18x18乘法器的数量，将全部9x9乘法器的数量除以2。要得到每个器件全部18x18乘法器的数量，将全部9x9乘法器的数量除以8。
| 表 2. HardCopy Stratix器件用户I/O引脚和封装选项 |
封装尺寸
(mm x mm) |
HC1S25 |
HC1S30 |
HC1S40 |
HC1S60 |
HC1S80 |
672-Pin FineLine BGA®
27 x 27 |
473 |
|
|
|
|
780-Pin FineLine BGA
29 x 29 |
|
597 |
615 |
|
|
1,020-Pin FineLine BGA
33 x 33 |
|
|
|
773 |
773 |
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