Stratix® II GX FPGA为高速串行互联提供强大的解决方案，其收发器具有同类最佳的信号完整性。Stratix II GX 收发器同时包括物理编码子层（PCS）和物理介质附加子层（PMA），通过设计可实现优异的抖动性能，降低功耗和成本以及同时开关噪声（SSN）等。
模拟电路实现的PMA功能包括：
- 可编程预加重和均衡
- 时钟数据恢复（CDR）
- 时钟数据恢复（CDR）
- I/O缓冲
图1所示为收发器的PMA部分。
图1. Stratix II GX收发器PMA部分
可编程预加重和均衡降低了成本，提高了信号完整性
在Stratix II GX器件中采用了预加重和均衡，无需昂贵的电路板材料和布板技巧，从而降低了电路板成本。低成本FR4 PCB架构会衰减边沿变化较快信号的高频分量。在6 Gbps附近，这种效应更加严重，使信号眼图完全消失，导致数据丢失。
Stratix II GX器件同时提供预加重和均衡来克服这些损耗，提高信号完整性。预加重电路根据系统要求可配置为多种不同的级别，通过波形整型来改善高频信号。Stratix II GX器件还提供较宽范围的（17dB）动态均衡，接收器信号衰减后，帮助克服电路板损耗。根据系统要求，均衡可配置为16个级别之一。
系统运行中，或者板卡插入背板后进行配置时，均可以修改预加重和均衡。系统设置现场试验和确认仿真结果时，都可以利用这些特性。图2所示为预加重是如何大幅度提高6.375-Gbps近端眼图信号完整性的。
图2. 6.375-Gbps近端眼图
这种前所未有的灵活性使您能够完全控制系统，实现低成本和最佳信号完整性设计。
支持CDR总线标准
每个接收器CDR模块都具有一个独特的锁相环（PLL），使数据能够正确的恢复，纠正传输线造成的通道斜移，在某些特殊协议中，这需要多个收发器才能实现。CDR从到达串行数据流中提取时钟，产生的恢复时钟用于采样串行数据流，同步解串器。Stratix II GX收发器提供CDR来支持总线标准，例如PCI Express、串行数字接口（SDI）、XAUI、SONET、千兆以太网、Serial RapidIO™ （SRIO）、SerialLite II和CEI-6G标准等。
灵活的收发器PLL和时钟模式
Stratix II GX FPGA在方形区域中安排收发器，两个不同的时钟源驱动每个区域，每个时钟源可使用一个高速和一个低速PLL。时钟和PLL相结合，在一个区域中可支持4种不同的数据速率，如果需要也可以支持4种不同的协议。与竞争器件采用的单个PLL相比，这种双区域架构极大的降低了功耗。
差分I/O缓冲支持1.5-V PCML I/O标准
Stratix II GX器件缓冲具有动态受控 VOD 设置，使您在收发器运行时，能够选择所需的级别。例如，动态重新配置可编程预加重和均衡能够调整数据信号，补偿传输介质造成的信号劣化。多种可编程 VOD 设置确保驱动强度与线路阻抗和走线长度相匹配。此外，差分片内匹配为普通信号提供了合适的接收和发送缓冲匹配。
针对低功耗的设计
收发器通常用于散热较困难的背板和板内互联；因此收发器应具有非常小的功耗。Stratix II GX收发器经过设计，可支持符合应用和协议要求的“最佳范围”目标数据速率。这种目标速率范围以及优化的数据通道和时钟使Stratix II GX FPGA的收发器功耗还不到最相近竞争FPGA的一半。对于大量要求多个收发器的应用，这种方式可显著降低功耗。
优化实现最小SSN
高速I/O和较宽的高速总线接口要求设计人员将SSN降到最小，以获得较好的信号完整性。
Stratix II GX器件构建在Stratix II FPGA封装设计之上，具有极强的抗SSN能力。Stratix II GX器件采用较大的信号-电源-地引脚比来降低SSN的影响，以及对嵌入式收发器的处理。这确保了Stratix II GX器件能够提供非常强大的SSN解决方案。
