Stratix® II GX FPGA经过特殊设计的体系结构可满足系统对电流和今后串行I/O应用的全面要求。Stratix II GX器件将20个全双工高性能多吉比特收发器融合到业界速度最快、密度最大的FPGA体系结构速度最快、密度最大的FPGA体系结构
Stratix II GX器件在收发器模块中含有特定的硬件知识产权（IP），支持多种主要协议，包括PCI Express、通用电气接口6 Gbps（CEI-6G）、串行数字接口（SDI）、XAUI、SONET、千兆以太网、Serial RapidIOTM 和SerialLite II标准。也可以旁路模块，为定制收发器应用提供解决方案。
在Stratix GX器件中，对收发器进行了优化，可提供低功耗解决方案，特别适合散热困难的背板应用。表1列出了Stratix II GX系列的关键特性和优势。
| 表1. Stratix II GX收发器特性总结 | |
| 特性 | 说明 |
|---|---|
| 优异的信号完整性 | 发射器具有较低的抖动产生，以及最大500％的预加重。接收器具有优异的抖动容限，以及最大17dB的均衡。 |
| 低功耗 | 收发器每通道在6.375 Gbps时，功耗为225 mW，3.125 Gbps时，功耗仅为125 mW。 |
| PCS支持（硬核IP） | 收发器支持以下的PCS模块：PCI Express、PIPE兼容PCS、CEI-6G-LR/SR、8b/10b编解码器、XAUI状态机和通道绑定、千兆以太网状态机、SONET、8b/10b和8/10/16/20/32/40位接口（至FPGA逻辑）。 |
| 系统级诊断 | 串行回环、反向串行回环、伪随机二进制序列（PRBS）发生器和校验器，以及寄存器接口可方便实现预加重、均衡和差分输出电压的动态配置。 |
Stratix II GX器件采用1.2V、90nm、SRAM工艺，密度范围为33,880至132,540等价LE，具有6.7 Mbits的片内RAM，数字信号处理（DSP）模块提供的（18位×18位）嵌入式乘法器数量高达252个。
除了高速收发器以外，Stratix II GX可提供76个源同步差分信号I/O引脚，带有专用动态相位对齐（DPA）电路，可工作在最大1 Gbps速率下。I/O引脚还具有专用串化器/解串器（SERDES）电路，支持LVDS和HyperTransport™ 差分I/O电气标准，以及高速通信接口—包括万兆以太网XSBI、SFI-4、PI-4.2、HyperTransport、 RapidIO™和UTOPIA IV标准。
Stratix II GX FPGA系列具有8个锁相环（PLL）和16个全局时钟网络，提供含有多级时钟结构的完整时钟管理解决方案。此外，Stratix II器件还具有设计安全、片内匹配和远程系统升级能力。表2列出了Stratix II GX器件系列的型号和特性。
| 表2. Stratix II GX器件特性 (1) | ||||
| 特性 | 器件 | |||
|---|---|---|---|---|
| EP2SGX30C/D | EP2SGX60C/D/E | EP2SGX90E/F | EP2SGX130G | |
| 收发器数据速率 | 622 Mbps – 6.375 Gbps | |||
| 自适应逻辑模块(ALM) (2) | 13,552 | 24,176 | 36,384 | 53,016 |
| 等价LE (2) | 33,880 | 60,440 | 90,960 | 132,540 |
| LVDS通道 | 29 | 29 | 45 | 78 |
| M512 RAM模块 | 202 | 329 | 488 | 699 |
| M4K RAM模块 | 144 | 255 | 408 | 609 |
| MRAM模块 | 1 | 2 | 4 | 6 |
| 全部RAM位 | 1,369,728 | 2,544,192 | 4,520,448 | 6,747,840 |
| DSP模块 | 16 | 36 | 48 | 63 |
| 嵌入式乘法器(3) | 64 | 144 | 192 | 252 |
| PLL (4) | 4 | 8 | 8 | 8 |
| 器件供货情况 | 现在购买 | 现在购买 | 现在购买 | 现在购买 |
- 特性为初步设计，可能会修改。
- 每个ALM等价于2.5个LE。
- Stratix II GX器件中的每个DSP模块可实现4个18×18乘法器或者一个36×36乘法器。要得到每个器件36×36乘法器的全部数量，将18×18乘法器的总数除以4即可。
- 包括增强PLL和快速PLL。
| 表3. Stratix II GX收发器，器件封装和最大用户I/O引脚(1, 2) | ||||||
| 器件 | 收发器通道 | LVDS通道 | 器件封装和I/O | |||
|---|---|---|---|---|---|---|
| 接收 | 发送 | F780（29 mm）用户I/O引脚 | F1152（35 mm）用户I/O引脚 | F1508（40 mm）用户I/O引脚 | ||
| EP2SGX30C | 4 | 31 | 29 | 361 | — | — |
| EP2SGX60C | 4 | 31 | 29 | 364 | — | — |
| EP2SGX30D | 8 | 31 | 29 | 361 | — | — |
| EP2SGX60D | 8 | 31 | 29 | 364 | — | — |
| EP2SGX60E | 12 | 42 (3) | 42 | — | 534 | — |
| EP2SGX90E | 12 | 47 (3) | 45 | — | 558 | — |
| EP2SGX90F | 16 | 59 (3) | 59 | — | — | 650 |
| EP2SGX130G | 20 | 73 (3) | 71 | — | — | 734 |
- 说明所述每个封装的I/O引脚总数包括专用时钟引脚和专用快速I/O引脚。但是，不包括支持高速I/O能力的高速或时钟参考引脚。
- 用户I/O数量为初步设计，可能会修改。
- 包括两个不同的时钟输入，可以应用于不同收发器的两个附加的通道。
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