在Stratix II中进行ASIC原型设计的优势
FPGA中进行ASIC原型设计的主要目的是在设计下单之前确定设计的功能。理想情况下，该过程对设计流程的影响应尽量小，或者没有影响，对ASIC设计的改动也应尽量少。这首先需要具备能够与第三方EDA供应商设计流程和工具很好集成的FPGA设计工具，其次，要具备与所选ASIC体系结构很好匹配的RTL工具，在FPGA中不加改动的使用。过去，基于4输入查找表（LUT）的FPGA体系结构无法在面积利用率和工作速率上达到满意的效果。
Stratix® II是Altera的最新一代全功能FPGA，能够提供当今密度最高和性能最佳的可编程逻辑器件。Stratix II采用了称为自适应逻辑模块（ALM）的新逻辑结构。ALM具有共享LUT的8输入，可支持1个或2个寄存或组合输出，还具有3输入加法器结构。通过对LUT提供更多的输入，可以采用更少的逻辑来实现多达7输入的单一功能。通过采用宽扇入，需要更少等级的逻辑来实现宽输入功能，从而同时提高了性能和资源利用率。图1是体现新逻辑结构的6输入功能。
图 1.对平均资源占用的减少
典型的ASIC结构不会限制一个功能的扇入。ALM做为一种逻辑结构，更适用于不专门面向4输入LUT的HDL或RTL，不需要重新编写源代码，便能够以较少的逻辑占用提供更佳的性能。这不但节省了时间，而且还避免了由两次源代码编写（一次是ASIC，然后是向FPGA体系结构的转换）而极有可能造成的错误。请参考Stratix II设计构建模块性能页，了解性能和逻辑利用图表。
相关链接
-
ASIC Prototyping in 90-nm FPGAs Conference Paper
- Using ASIC Prototyping to Reduce Risks Conference Paper
