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Stratix III FPGA最终市场和应用

Overview End Markets & Applications Design Resources Literature Getting Started

Stratix® III 65nm系列FPGA的三种不同型号帮助您满足许多最终市场和应用的严格要求:

无线市场

无线最终市场迅速向下一代移动广播接入系统发展,例如 WiMAX 和 3GPP 长期发展 (LTE) 等。正交频分复用接入 (OFDMA) 和多输入多输出 (MIMO) 等高级信号处理技术的应用对基站的处理能力提出了更高的要求。

Stratix III E 器件完美的结合了片内存储器和高性能信号处理功能,支持在下一代基站中实现每通道成本最低的设计。 Stratix III E 器件的低功耗和集成特性还使其成为微微基站和远端射频前端应用的理想选择,在这些应用中,无法为严格的功耗需求提供足够的气流散热空间。关于 Altera ®  FPGA 在各种无线应用中的详细信息,请参考 Altera 的无线网页

了解 Stratix III FPGA 是怎样支持无线应用的。

广播市场

广播市场设计人员面临的挑战是提供具有高质量音频和视频的高性价比解决方案。在演播应用中, Stratix III L 系列型号提供丰富的逻辑资源,非常适合实现多种 A/V 功能,而 Stratix III E 系列型号为未压缩 1080P 高清晰 (HD) 视频显示效果提供所需的基本数字信号处理 (DSP) 和存储器资源。

前端设备则需要利用 Stratix III E 系列型号大量的 DSP 和存储器资源来实现 H.264 压缩等视频处理应用。

了解 Stratix III FPGA 是怎样支持广播应用的。

军用市场

军用市场的需求非常复杂。软件无线电 (SDR) 必须为战场通信系统提供多种信号波形,而数字接收机 ( 例如,雷达和传感器 ) 变的更小更轻,被应用在各种战场上。这些军事应用需要强大的信号处理能力、设计安全特性,并且不能有软件错误。为满足这些需求,目前的 FPGA 必须能够以最低的功耗提供最好的性能,并且具有大容量和可靠的 I/O 功能。

Stratix III E FPGA 通过可选内核电压和可编程功耗技术,帮助 SDR 基础设备、数字接收机处理和制导系统等需要大量存储器和 DSP 的应用实现最好的性能功耗比,满足这类应用的大容量需求。新的 增强 DSP 模块 优化了有限冲击响应 (FIR) 、浮点和复数乘法运算,速率高达 550 MHz 。此外, Stratix III 体系结构还具有技术成熟的软错误探测和预防,以及易失和非易失设计安全特性。

了解 Stratix III FPGA 是怎样支持军事和航空航天应用的。

测试市场

随着高性能系统的大量应用,必须提供对这类产品及时进行全功能测试的解决方案。这些测试方案通常需要实时监控多个节点,信号之间具有较低的交叉串扰和干扰。

Stratix III L 器件提供很高的I/O至逻辑比,I/O引脚支持多种标准,而Stratix III GX器件的多吉比特收发器可以用于宽带基础设备测试。

查看Stratix III FPGA 如何支持测试应用.

医疗市场

随着HD显示和实时数据分析的发展,医疗诊断设备数据传输和处理变得越来越复杂。

Stratix III E 器件的高性能DSP可以采集、处理并显示数据,通过高速差分接口来传输和接收数据。

查看Stratix III FPGA 如何支持测试应用。

应用

DSP

在不牺牲大计算量应用性能的前提下,Stratix III DSP模块提供功耗最低、成本最低、布局最小的可编程处理方案。

Stratix III E器件提供丰富的 DSP 和存储器,是数字信号处理器的替代方案。对于需要单个数字信号处理器的应用, Stratix III FPGA 是理想的协处理器,完成繁重的算法处理任务。

Altera 还提供实现 DSP 算法需要的工具——DSP BuilderSOPC Builder,二者都是支持 Stratix III FPGA 的 Quartus® II 性能和效能增强设计软件的组成部分。

存储器接口

全套的 Altera ® 存储器接口 设计方案解决了当今高速存储器接口面临的挑战,例如存储控制器设计、I/O 设计和电路板级信号完整性问题等。

Altera 的 Stratix III 解决方案包括高级 FPGA 体系结构、可定制 MegaCore 功能Quartus II 设计软件、参考设计和仿真模型,并提供丰富的技术文档。表 1 列出了 Stratix III FPGA 支持的存储器标准。

1. Stratix III FPGA 的外部存储器接口规范支持(1)
存储器类型 最大数据速率 ( 每引脚 ) 最大时钟频率
DDR3 SDRAM 800 Mbps 400 MHz
DDR2 SDRAM 800 Mbps 400 MHz
DDR SDRAM 400 Mbps 200 MHz
RLDRAM II 800 Mbps 400 MHz
QDR/QDRII SRAM 1,400 Mbps (2) 350 MHz

注释:

  1. 待定特征数据
  2. 读端口700Mbps写端口700Mbps。

 

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