OpenCore 设计验证—Stratix III FPGA 的优势随着设计容量的提高更加明显

对7个最流行、规模最大的OpenCore设计进行的基准测试表明，和最相近的竞争FPGA相比，随着设计容量的提高，Stratix^® III FPGA在性能、逻辑占用和编译时间上的优势更加明显。请参考表1的全部测试结果，以及表2中用于测试目的的器件和速率等级。

特性	相对于最相近竞争器件的优势
表 *1. Stratix III* 和 *Quartus II* *的优势随着设计容量的提高更加明显*
性能	提高了65％
逻辑占用	适配的逻辑平均多出46%
编译时间	快3到9倍

FPGA	Altera	Xilinx
表 2. *测试的器件和速率等级*
器件	EP3S340-3⁽¹⁾	XC5VLX330-2⁽¹⁾
速率等级	中速⁽²⁾	中速⁽²⁾

注释：

在更小的器件上有相似的结果
中速等级在软件上是最快的

在进行测试时，选择了www.OpenCores.org上最流行、规模最大的7个设计，表3列出了它们的逻辑单元需求。为仿真提高设计容量对性能、逻辑占用和编译时间的影响，在FPGA中例化了每个OpenCore的多个实例。在基准测试和标记方法中非常仔细，确保每个内核并行实现，内核之间以及打包器逻辑中没有关键时序通路。

OpenCore	逻辑单元	ALM
表 3. OpenCore* 设计*
oc_aquarius	6475	2590
oc_des_des3perf	15670	6268
oc_ethernet	3548	1419
oc_oc8051	4115	1646
oc_or1k	7028	2811
oc_pci	3630	1452
oc_usb_funct	4318	1727

性能优势

在图1中，Y轴表示Stratix III FPGA和最相近竞争FPGA的 f_MAX 比。 x 轴表示 7 个 OpenCore 设计中，每个设计中标记的内核数量。 1.0 线以上的任何数据点都表示 Stratix III FPGA 在性能上的优势。为提高设计容量 ( 逻辑占用 ) ，增大了每一内核在 FPGA 中例化的标记数量。随着标记数量的增大，结果表明：

由于最相近的竞争器件性能迅速劣化，f_MAX 比在增大。Stratix III FPGA的性能优势提高了 65％。
Quartus ® II 软件充分利用了Altera高效的FGPA 体系结构，使用Stratix III FPGA优异的布线互联技术，在高性能应用中，以最少的跳转来连接大部分逻辑单元。

图1. oc_aquarius OpenCore标记

Figure 1. oc_aquarius OpenCore stamping
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逻辑占用的优势

图2和表4显示了在FPGA内核中能够例化的内核的最大数量。对于逻辑占用，结果表明：

Stratix III FPGA 比最相近的竞争器件适配的逻辑平均多出 46％。
Quartus II 软件采用自适应逻辑模块 (ALM) 来实现逻辑功能，提高了逻辑利用率，原因在于 ALM 分段功能的效率非常高。

图2. Stratix III性能优势随着设计容量(逻辑占用)的提高更加明显

Figure 2. Stratix III Performance Advantage Increases with Design Size (Utilization)
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OpenCore设计	Stratix III 3SL340 内核数量	Virtex-5 V5LX330 内核数量	Stratix III 3SL340 逻辑占用百分比	Virtex-5 V5LX330 逻辑占用百分比
表 4. *例化的最大标记数量和逻辑占用*
oc_aquarius	50	15	91.0	28.0
oc_des_des3perf	30	10	100.0	43.9
oc_ethernet	115	90	99.0	89.0
oc_oc8051	85	70	94.0	83.0
oc_or1k	40	20	92.0	45.5
oc_pci	110	70	98.0	75.0
oc_usb_funct	80	80	95.0	93.0

表5显示，提高设计容量超出所列出的标记数量后，出现了误码。注意，最相近的竞争器件通常会过早地无法进行编译，出现“没有布线”的错误。

设计	Stratix III 的错误	Virtex-5 的误码
表 5. *下一内核标记的误码*
oc_aquarius	没有足够的 LABs⁽¹⁾	没有足够的 RAM
oc_des_des3perf	没有足够的 LAB	没有布线
oc_ethernet	没有足够的 LAB	没有布线
oc_oc8051	没有足够的 LAB	没有布线
oc_or1k	没有足够的 LAB	没有布线
oc_pci	没有足够的 RAM	没有足够的RAM
oc_usb_funct	没有足够的 LAB	没有足够的逻辑片

注释：

LAB = 逻辑阵列模块

编译时间的优势

图3和表6的对比显示，最相近竞争器件的编译时间受限于能够适配的最大内核数量。对于编译时间，结果表明：

Stratix III FPGA编译比最相近竞争器件快3到9倍。

图3. 编译时间对比

Figure 3. Maximum number of stamps instantiated for each OpenCore design in the FPGA
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设计	标记的内核数量	ISE, 9.2i SP4 (小时)	Quartus II, 8.0 (小时)	Quartus II 和 ISE
表 6. *编译时间对比*
oc_aquarius	15	6.53	0.99	快 6.6 倍
oc_des_des3perf	10	4.11	1.24	快 3.3 倍
oc_ethernet	90	14.48	2.2	快 6.6 倍
oc_oc8051	70	16.35	2.85	快 5.7 倍
oc_or1k	20	5.98	1.64	快 3.6 倍
oc_pci	70	16.33	2.47	快 6.6 倍
oc_usb_funct	80	23.68	2.54	快 9.3 倍

基准测试和标记方法

所有的 OpenCores 基准测试结果基于 Altera^® FPGA 和等价的最相近竞争 FPGA 的对比，在软件上其速率等级大致相当。

OpenCore 标记和基准测试方法 (PDF) 的详细信息

如果需要下载7个OpenCore设计，查看每个设计结果，请参考表7。

下载 OpenCores 源代码⁽¹⁾	基准测试
表 7. *每个设计的基准测试结果*
oc_aquarius	结果 (PDF)
oc_des_des3perf	结果 (PDF)
oc_ethernet	结果 (PDF)
oc_oc8051	结果 (PDF)
oc_or1k	结果 (PDF)
oc_pci	结果 (PDF)
oc_usb_funct	结果 (PDF)

注释：

请联系Altera，获取本地综合设计工程文件。

Altera 提供经过业界专家认可的第三方性能基准测试方法(PDF) ，用于对比来自一家 FPGA 供应商的器件系列以及竞争解决方案的 FPGA 性能。这样，保证了在测试 Altera FPGA，以及将其和竞争 FPGA 对比时有一致的测试环境。
- Altera 的 FPGA 性能基准测试方法 白皮书
- 正确进行 FPGA 基准测试指南 白皮书

OpenCore 设计验证—Stratix III FPGA 的优势随着设计容量的提高更加明显

逻辑占用的优势

编译时间的优势

基准测试和标记方法

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