Stratix IV FPGA：功耗最低的高端40-nm FPGA
随着向小工艺节点的迈进，Stratix® IV 40-nm FPGA 采用了最新的体系结构创新和工艺技术来实现功耗最低和性能最好的高端 FPGA 。
- 和最相近的竞争器件相比，Stratix IV FPGA 的功耗低 50 ％ ( 请参考图 1) ， 性能高出 35 ％ 。
图 1. Stratix IV FPGA的功耗更低
请了解您的新一代系统是怎样利用 Stratix IV FPGA 低功耗创新优势的：
可编程功耗技术
Stratix IV FPGA 延续了成熟的 Stratix III FPGA 体系结构——可编程功耗技术，来降低功耗，在需要的地方实现最好的性能。图 2 所示为 Stratix IV FPGA 的模块级 ( 逻辑、存储器或者 DSP) 可编程功耗技术工作情况。
图 2. 标准 FPGA 架构和 Stratix IV FPGA 架构的可编程功耗技术
- 在标准 FPGA 中，所有逻辑模块都设计运行在一个速率上——最大速率 ( 由黄色模块表示 ) ，导致非常大的功耗。
- 在 FPGA 设计中，很少的通路 ( 平均只有 20 ％ ) 是关键时序通路。使用 Stratix IV FPGA 的可编程功耗技术，阵列中的所有模块，除了那些指定的关键时序模块，都被设置为低功耗模式 ( 由蓝色模块表示 ) 。只把少数的关键时序逻辑模块设置为高速模式，可编程功耗技术使 Stratix IV FPGA 实现了最低的功耗以及最好的性能。
对于任何设计， Quartus II 软件确定电路中每一通路的余量，通过调整晶体管背面偏置电压，把晶体管 ( 模块内部 ) 自动设置为合适的模式——高性能或者低功耗。这样，晶体管较难接通，从而降低了亚阈值漏电流以及不需要的静态功耗。图 3 显示了 Quartus II 软件是怎样控制晶体管在高性能和低功耗模式之间切换的。
图 3. Quartus II 软件降低了功耗，提高了性能
例如，将Stratix IV FPGA内核的NMOS晶体管设置为：
- 低功耗模式，Quartus II 软件减小背面偏置电压 ( 使其更小，负值 ) ，使得晶体管很难接通。这导致在大部分设计通路上，晶体管泄漏更小，功耗更低。
- 高性能模式，Quartus II 软件增大背面偏置电压 ( 使其增大，负值 ) ，在几个时序关键通路上的晶体管更容易接通，以满足设计中规定的时序约束要求，实现最佳性能。
关于可编程功耗技术的详细信息，请参考 40-nm 功耗管理和优点 (PDF) 白皮书。
DDR3 和动态片内匹配 (OCT)
在读 / 写调平技术的支持下， Stratix IV FPGA 很容易实现和 1.5 V 工作的 DDR3 存储器 的接口，从而比 1.8 V 工作的 DDR2 存储器静态功耗低 30 ％。
此外，在典型 72 位 DIMM (72 个 DQ 和 18 个 DQS 引脚 ) 上，在数据传送过程中， 动态 OCT 动态接通和关断串联终端 (R S ) 以及并联终端 (R T ) ，进一步把动态功耗降低了 1.02 W( 参见图 4) 。
结合低电压 DDR3 和 DOCT ，在典型 72 位 DIMM 上，和标准 FPGA 相比， 1,067 Mbps 工作时， Stratix IV FPGA 并行 OCT 动态功耗降低了 65 ％。
图 4. 存储器接口的动态 OCT
- 在写周期中，RS 接通，RT 关断，以匹配线路阻抗。
- 在读周期中，RS关断，RT接通， Stratix IV FPGA 实现总线远端匹配。
关于 DDR3 和动态 OCT 的详细信息，请参考 40-nm 功耗管理和优点 白皮书 (PDF) 。
工艺和电路技术
Stratix IV FPGA 所采用的部分技术包括多阈值晶体管、逻辑门长度可变晶体管、低 k 绝缘、三重逻辑门氧化 (TGO) 、超薄逻辑门氧化以及应变硅等。关于这些工艺和电路技术的详细信息，请参考 40-nm 功耗管理和优点 白皮书 (PDF) 。
PowerPlay 功耗分析和优化工具
Quartus II 软件的 PowerPlay 功耗分析和优化工具使用来自您设计中正确的功耗模型和信息，把设计总功耗降到最低。如果需要了解详细信息，请访问 Stratix III FPGA 功耗优化 网页。
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