高性能的Stratix架构
高性能的Stratix™器件架构由直列逻辑阵列（LE）、TriMatrix™存储块、数字信号处理（DSP）块、锁相环（PLL）和环绕的I/O单元构成，如图1所示。速度优化的互连线和低偏移时钟网络为这些结构之间的时钟和数据信号进行连接。
图1：Stratix器件架构 
最大的互连性能
Stratix器件采用了具有DirectDrive™技术的MultiTrack™互连线。MultiTrack互连线由不同长度的连续的性能优化走线组成，进行不同设计模块之间的通信。DirectDrive技术是专有的确定走线的技术，它确保任何功能无论在器件的什么位置都具有一致的布线资源走法，见图2。这项技术免除了通常由设计改变或添加所需的耗时的系统重优化过程，从而大大地简化了模块设计的系统集成过程。
图2：DirectDrive技术维持性能 
这两个新的架构的先进性为设计者提供了自由添加、修改和移动设计不同部分，而不会对设计性能造成不利影响的技术。
满足多需求的时钟网络
MultiTrack互连结构在先进的低偏移时钟网配合下在器件内进行时钟分配，能够在每个区域内访问多达22个时钟域。每个Stratix器件具有多达16个跨越整个器件的全局时钟网，供所有架构的结构使用。全局时钟可以有内部逻辑、锁相环（PLL）输出或器件输入管脚驱动，能作为其它大扇出的全局信号，如异步清除和时钟使能，见图3。
图3：Stratix器件中的时钟分配 
另外，每个器件的象限有四个区域时钟网络，能由内部逻辑、PLL输出或器件输入管脚驱动。这些时钟网络最适用于本地功能，因为它们具有最短的路径和象限内最小的偏移。
快速区域时钟网络提供更大器件中象限或半区内的高扇出信号。这些时钟网络有独立的输入管脚或外设I/O总线的信号驱动。
此架构使得每个器件中有多达40个时钟网络，任何节点可以由多达22个独立时钟驱动。
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