Stratix器件中的DSP块
FPGA正在成实现高性能数字信号处理（DSP）应用的强大工具。FPGA能够支持大量的并行乘法器，比其它实现方案性能更佳。Stratix™器件的DSP块是为如下应用而优化的高性能嵌入式DSP单元：
- Rake接收机
- VoIP网关
- 正交频分复用（OFDM）收发器
- 图像处理应用
- 多媒体娱乐系统（见图1）
DSP块消除了DSP应用的瓶颈，提供了可预测和可靠的性能，这样不必牺牲性能就可以节省资源。Altera® Stratix器件使用DSP块实现大计算量应用所需的大数据吞吐量。实际上在333MHz速度下，Stratix 器件中DSP块的数据吞吐量可达到每个DSP块2.67GMACS，并且布线阻塞最小。另外，最大容量Stratix器件――EP1S80器件中有22个DSP块，能够实现高达58.6GMAC的吞吐量，是现今最先进数字信号处理器的10倍。
图1. 用于乘法应用的Stratix DSP块
DSP块结构
Stratix DSP由硬件乘法器、加法器、减法器、 累加器和流水线寄存器组成。Stratix DSP块以专用电路提供最优异的性能，如图2所示。专用电路集成了优化的嵌入乘法器，实现了DSP块最大的性能。
图2. DSP块
每个DSP块为高达333MSPS（每秒兆样值）的最大性能进行了优化，能够高效地实现高精度的DSP功能。例如，图3中的180阶5MSPS FIR滤波器可以用外部加-累加电路在单个DSP块中实现，如图4所示。而且，这些DSP块优化后可以和Stratix器件中的专用存储结构接口，实现大存储量的DSP应用。
图3. 180阶FIR滤波器电路
图4. 单DSP实现 
乘法器
Stratix 器件中的每个DSP块能够用专用乘法电路实现四个18×18位乘法。每个DSP块也能够根据不同的应用，在Quartus® II软件中选用合适的DSP块工作模式，配置为八个9×9位乘法或一个36×36位乘法。当DSP块配置为36×36模式时，它也可以进行浮点运算。
专用乘法电路支持有符号和无符号乘法操作，能够在不损失精度情况下在二者之间切换。
加法器/减法器/累加器单元
加法器/减法器/累加器单元可以根据工作模式配置为一个加法器、一个减法器或一个累加器。这个单元能够自动地在加法器和减法器功能之间切换，根据需求配置为9位、18位或36位加法器。在累加器模式下，该单元可以作为52位累加器。
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