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主页 > 产品 > 器件 > Stratix (和GX) > Stratix > 特性 > Stratix FPGA中的外部存储器件接口 打印此页 订阅电邮新闻 Stratix FPGA中的外部存储器件接口 Altera® Stratix™器件以两种方式满足不断增加的带宽需求：以为客户提供丰富的内部存储资源，以TriMatrix™存储结构为客户提供丰富的内部存储资源，以外部存储接口增加片外存储资源。用户可以将Stratix器件和主要厂商如Micron Technology、Integrated Device Technology和Samsung Electronics各自最新的存储器件相连接。设计者利用丰富的业界领先的解决方案――灵活的Stratix器件和可定制的IP，能够将大容量的存储器件集成到复杂的系统设计中，而不会降低数据存取的性能或延长开发时间。 下一代系统架构的迅速推出伴随着对整个系统存储带宽需求的不断增加，将对I/O带宽和处理能力的需求推向一个新的水平。信道大存储量的应用促使存储器件厂商开发容量更大功能更丰富的器件，满足高速数据传送的需求。因为每个设计者的应用需要特定的功能和特性，所以存储器件也在发展壮大，各自针对不同的特定需求（如速度、成本和尺寸）。 Stratix器件支持各种先进的存储接口，如表1所列。关于这些存储器类型的详细情况请浏览SRAM和DRAM页面。 表1：Stratix器件支持的外部存储器件接口 外部存储器件 最大数据传输速率 存储时钟速度 单数据率(SDR) SDRAM 200 Mbps 200 MHz 双数据率(DDR) SDRAM 400 Mbps 200 MHz DDR FCRAM 400 Mbps 200 MHz 零总线转换(ZBT) SRAM 200 Mbps 200 MHz 四数据率(QDR) SRAM 668 Mbps 167 MHz QDRII SRAM 800 Mbps 200 MHz 性能优化 Stratix器件是为外部存储器件的可靠数据传送而设计的。Stratix器件包括专有I/O功能，确保了满足所有时序要求和性能最大化。这些特性见表2。 表2：Stratix器件的I/O功能 特性 优点 多寄存器I/O单元（IOE） 确保输入、输出和输出使能（OE）寄存器最大化性能 简化了多数据率I/O功能的实现 可编程输入延迟 满足DDR SDRAM器件的输入时序要求 可编程ZBT延迟 消除了总线转换冲突 专有数据选通（DQS）电路 合成高速时钟和DQS信号 最小化DQS和数据DQ信号之间的时钟偏移 为优化的时钟和数据对齐移动DQS信号 上升沿对齐电路 确保和逻辑阵列的上升沿时钟接口 图1是Stratix IOE结构。 图1：Stratix 器件I/O电路 Stratix 器件除了特有的I/O接口特性之外，使用通用的可编程逻辑特性最大化存储接口性能。这些逻辑特性见表3。 表3：Stratix器件特性 Feature Benefit 锁相环(PLL) 合成高速时钟和数据选通信号 为时钟和数据对齐进行精确的相移 Terminator™技术 消除信号反射 改善信号完整性 简化整个印刷电路板（PCB）的设计 先进时钟网络 提供全局和本地时钟资源 I/O组 支持兼容存储器件的I/O标准 HSTL Class I & II SSTL-2 Class II 为Stratix器件优化的IP Altera提供了Altera和Altera Megafunction Partners Program (AMPPSM)合作伙伴开发和测试的完全可定制IP宏功能控制器核，它们可以从IP MegaStore™ 网站上购买。Altera也为设计专门存储接口的用户提供了几种存储控制器设计样例。这些宏功能将允许设计者使用Quartus® II软件提供的直观的图形用户接口（GUI），快速和方便地将最新的半导体存储技术集成到Stratix设计中。 Altera存储控制器设计范例： QDR SRAM控制器参考设计 相关链接 Stratix器件支持的SRAM Stratx器件支持的DRAM Stratix器件中的TriMatrix 存储方案中心 I/O标准和接口方案中心 对PLD中高带宽存储架构的需求 QDR SRAM控制器参考设计  给本页评分

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