Stratix™器件具有专用的数字信号处理（DSP）电路，正在替代传统的DSP硬件方案（如DSP处理器），因为Stratix DSP功能块比分立的DSP处理器具有更高的数据处理能力、更大的灵活性和更合算的成本。DSP处理器通常有最多8个专用乘法器，而Stratix器件具有多达176个专用乘法器以及其它的逻辑单元乘法器。Stratix器件中基于逻辑单元的实现具有巨大的灵活性，极易于设计。
Stratix器件非常适合于实现需要Stratix器件中大量乘法器的算法，包括有限冲激响应（FIR）滤波器、前向纠错（FEC）、调制解调和加密。
而且利用诸如Altera® DSP Builder （Quartus® II软件和MATLAB/Simulink工具接口）等软件工具，Stratix器件能用于实现全DSP系统如Rake接收机和WCDMA发送机。DSP Builder将MathWork MATLAB和Simulink系统级设计工具的算法开发、仿真和验证能力同Altera Quartus II开发软件的HDL综合、仿真和验证能力相结合，使得更易于对Stratix器件进行DSP设计。
更大的数据吞吐量
Stratix器件中的每个DSP块具有多达8个并行乘法器，它们的运行速度超过300MHz，每个DSP块达到2.4GMACS（每秒乘加）的数据吞吐量。最大的Stratix器件EP1S80器件具有22个DSP块，能够支持多达176个并行乘法，总共的数据吞吐量高达52.8GMACS。传统DSP处理器只能支持最多8个并行乘法，只有8.8GMACS。正如表1所示，在这种增强处理能力下，Stratix能够取代高性能通信系统中的DSP处理器。
图1. 通信收发器系统中的Stratix器件
使用LE实现乘法器
除了DSP功能块中专用乘法器外，在Stratix的逻辑单元中也能够实现乘法器和DSP功能。例如，在Stratix器件中256阶的FIR滤波器可以用10,000个LE来实现。最多的Stratix器件EP1S80有79,040个LE，能够容纳8个这样的滤波器。每个滤波器能够运行在200MHz上，这样LE的实现就使得整个器件获得了410GMACS的吞吐量。加上DSP功能块52.8GMACS的吞吐量，Stratix器件总共具有多达463GMAC的数据吞吐量。
使用高性能DSP块和TDM节省资源
DSP块中的高性能乘法器和Stratix器件中的片内锁相环（PLL）能够为在相对低速率上运行的多通道应用降低资源利用率。如果片内乘法器能够以比应用所需频率更高的频率运行，那么就可以通过表2a和2b所示的时域复用（TDM）概念，在不同的通道直接共享乘法器组。
表2a. 10Msps的单通道操作
图2b. 250Msps的Stratix DSP块能实现25个具有TDM和PLL的通道
这个基于TDM的实现能够极大地节省资源。例如，没有使用DSP块和TDM概念实现25通道的144阶FIR滤波器会占用173,000个LE。但是，使用DSP块和TDM概念，同样的25通道的144阶FIR滤波器只使用16个DSP块、5000个LE和38Kbit的存储器。这样，基于TDM的实现会节省97%的LE。
Stratix器件比DSP处理器具有更高的性能和更高的效率、灵活性和成本优势。它是以下需要实现DSP系统的系统设计的最佳备选方案：
- 第三代（3G）无线基站
- 多媒体应用
- VoIP
- 图像处理应用
