Stratix时钟管理电路
每个Altera® Stratix™器件器件具有多达12个锁相环（PLL）和48个独立系统时钟，可以作为中央时钟管理器满足系统时序需求。这些器件是第一款具有以往只有高端分立PLL器件才具备的PLL特性，如扩频时钟、时钟切换、频率合成、可编程相移、可编程延迟、外部反馈和可编程带宽。Stratix器件还提供PLL重配置性，允许用户无需重新编程整个器件，只改变PLL的配置。Stratix PLL增加了系统和器件性能，提供了先进的时钟接口和时钟频率合成。
图1是Stratix PLL的原理框图。
图1. Stratix PLL原理框图
Altera Stratix器件有两类通用PLL：增强PLL和快速PLL。增强PLL是功能丰富的通用PLL，支持外部反馈、时钟切换、PLL重配置、扩频时钟和可编程带宽等先进的特性。表1归纳了Stratix器件中的增强和快速PLL特性。
| 表1. Stratix PLL特性 |
| 特性 |
增强PLL
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快速PLL
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| 输入频率范围 |
3 - 462 MHz
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30 - 644.5 MHz
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| 输出频率范围 |
0.6 - 462 MHz
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9 - 644.5 MHz
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| 可编程相移 |
160 ps
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160 ps
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| 可编程延迟 |
250-ps增量(1) |
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| 时钟切换 |
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| PLL重配置 |
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| 可编程带宽 |
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| 扩频时钟 |
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| 专用外部差分时钟输出数量 |
8 (2) |
(3) |
| 反馈时钟输入数量 |
4 (4) |
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| 每个器件的PLL数量 |
多达4个 |
多达8个 |
表1注释：
- 任何两个输出之间-3.0ns至3.0ns范围内250ps增量调整
- 每个Stratix器件有两个具有8个外部单端或4个外部差分输出的增强PLL。EP1S40、EP1S60、EP1S80和EP1S120器件中另外两个PLL都有一个单端外部输出。
- 每个Stratix GX器件有两个具有1个外部单端或外部差分反馈输入的增强PLL。
- 快速PLL通过高速差分I/O管脚驱动输出差分时钟。
系统级时钟管理
每个Stratix器件有两个具有专用输出的PLL，能够管理板级系统时序。它总共有多达16个单端或8个差分输出。这些输出可为系统中的其它器件提供时钟，无需板上其它时钟源。用户可以组合Stratix PLL提供的功能，如可编程相移、外部反馈和延迟，来补偿板级偏移和延迟。
时钟网络
每个Stratix器件有多达16个高性能低偏移的时钟，作为高性能功能或全局控制线的时钟。此外，每个区域六个本地（区域）时钟将任一区域的时钟总数增加到22个。这个高速时钟网和丰富的PLL紧密地耦和在一起，确保了最复杂的设计能够在最优的性能和最小的时钟偏移下运行。Stratix 器件提供了另外的时钟资源用于每个收发器功能块的时钟功能。这些时钟资源由不同的时钟源驱动，包括一般全局时钟网和一般PLL。
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