Stratix器件中的差分片内匹配
因为系统速度和时钟沿速率的不断增加，信号完整性在数字设计中显得尤为关键。为了改善信号的完整性，单端和差分信号都应该进行合适的匹配。匹配可以用板上的外部电阻实现，也可采用片内匹配技术实现。图1比较了无匹配和使用Stratix™片内匹配信号的完整性。
图1. Stratix片内匹配改善信号完整性
Altera的Stratix器件支持片内匹配和外部匹配方案，如表1所示。
| 表1. 支持的匹配方案 |
| 匹配类型 |
片内 |
外部 |
| 串行 |
是 |
是 |
| 并行 |
否 |
是 |
| 差分 |
是 |
是 |
片内和片外匹配的优点
片内匹配无需外部电阻，简化了印刷电路板（PCB）的设计。Stratix片内匹配的优点见表2。
| 表2. Stratix片内匹配的优点 |
| 优点 |
说明 |
| 改善信号完整性 |
片内匹配消除了分支效应有助于防止传输线上的反射。 |
| 更简单的单板 设计 |
片内匹配对外部电阻的需求最小，允许设计者使用更少的电阻、更少的电路板走线和更小的电路板面积，从而让电路板的布局更加简单。 |
| 更低的成本 |
采用片内匹配，电路板需要更少的电阻、更少的走线和更小的面积。系统设计者在布局上花费的时间更少。缩短设计者的布局设计和电路上的部件数量会降低整个系统的成本。 |
| 增加系统可靠性 |
因为片内匹配减少了PCB上部件的数量，从而增加系统的可靠性。 |
另一方面，采用外部电阻匹配具有更苛刻的容忍度，推荐用于严格阻抗容忍需求的设计。Altera提供了外部匹配应用手册，推荐低成本、小型电阻封装、电路板原理图和布局例实例，还提供了仿真和测试结果。图2是如何使用电阻元件实现片内匹配。
图2. 使用电阻元件的片外匹配
串行匹配
Stratix器件支持LVTTL、LVCMOS、SSTL-18和SSTL-2单端I/O标准的片内串行匹配（见表3）。片内匹配是在输出信号上匹配传输线阻抗，典型值是25Ω或500Ω。设计者可以在一般应用和同双数据率（DDR） SRAM存储器接口中使用这种匹配。
| 表3. 串行匹配的支持的I/O标准 |
| 标准 |
电阻值(  ) |
| 3.3-V, 2.5-V, 1.8-V, 1.5-V LVTTL |
25或50 |
| 3.3-V, 2.5-V, 1.8-V, 1.5-V LVCMOS |
25或50 |
| SSTL-18, SSTL-2 (Class I) |
25 |
| SSTL-18, SSTL-2 (Class II) |
25 |
并行匹配
Stratix器件通过外部电阻支持并行匹配。Altera的外部匹配应用手册提供了低成本、小型电阻元件、电路板原理图和布局实例的建议以及仿真和测试结果。
差分匹配
Stratix器件支持LVDS I/O标准的片内差分匹配，如图1所示。在该图中，片内匹配电阻RD的阻值100 。设计者在需要支持处理器接口协议如RapidIO™、POS-PHY-4、SPI-4和CSIX streaming。
图1. 片内差分匹配
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