Stratix II器件中的源同步信号I/O标准
Stratix® II器件具有152个接收器和156个发送器通道，支持源同步信号进行高达1 Gbps的数据传送。Stratix II器件支持如SPI 4.2、HyperTransport™技术、RapidIO™标准、网络处理论坛（NPF）Streaming接口（NPSI）、SFI-4和10 Gbit16位接口（XSBI）以太网等高速I/O协议的需求。利用Stratix II器件，设计者能够在运用这些I/O协议的器件之间创建高性能的桥接功能。
随着源同步时钟方案的高速接口的传输速率不断接近1Gbps，时钟至通道和通道至通道偏移的容限也不断缩小。为了保证信号处于允许的偏移范围之内，设计者必须使用精确的印刷电路板（PCB）设计技术，因为走线长度的不匹配会导致错误的数据传送。其它效应如抖动、温度和电压变化会让问题变得更加复杂，使得更简单的静态相位调整技术无能为力。Altera意识到工程师在设计传送高速数据时所面临的问题，因此将动态相位调整（DPA）电路集成到Stratix II器件中，大大地简化了PCB设计，消除了有偏移引发的信号对齐问题。
Stratix II DPA
DPA电路将采样时钟和输入数据对齐，消除了时钟至通道的偏移。见图1。
图1. Stratix II源同步通道支持1Gbps
注释：
- PLL = 锁相环
- FIFO = 先进先出
- SERDES = 串行器/解串器
动态相位对齐器使用快速PLL生成的八个相移时钟中的一个，对输入数据进行采样，选择最靠近输入数据中央的时钟相位来对齐数据。这种对齐是连续不断进行的，能够补偿时钟和数据信号之间实时的动态时序变化。
DPA电路支持多个SERDES因子，包括3倍至10倍模式。每个通道有自己的DPA电路，为每个通道提供独立的数据对齐，因此DPA能够消除通道至通道偏移及时钟至通道偏移，见图2。
图2. 使用DPA电路纠正的偏移
表1总结了Stratix II 器件中的DPA时序指标。
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表1. Stratix II器件中的DPA指标 |
| 参数 |
Value |
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数据速率 |
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时钟频率范围 |
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支持的高速协议 |
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SPI-4.2
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RapidIO
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NPSI
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SFI-4
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HyperTransport
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10 Gbit以太网 XSBI |
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电信号标准 |
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差分I/O标准
Stratix II源同步电路支持LVDS和HyperTransport差分I/O标准。设计者通常在高性能应用中使用这些标准，获得更好的噪声容限，提供更低的电磁干扰（EMI）和更低的功耗。另外，这些标准支持高速接口标准如HyperTransport接口、RapidIO、NPSI、SPI 4.2、SFI-4、10Gbit以太网XSBI和UTOPIA Level 4所需的高数据吞吐量。表2归纳了不同的差分I/O标准、最大的性能速率和Stratix II器件支持的应用。
| 表2. Stratix II支持的差分I/O标准 |
| I/O标准 |
性能(Gbps) |
典型应用 |
| LVDS |
1.040 |
背板 |
| HyperTransport |
1.040 |
主处理器 |
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文档资料
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