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主页 > 产品 > 器件 > Stratix II (和GX) > Stratix II > 设计工具 > Stratix II和Stratix器件之间的差别 打印此页 订阅电邮新闻 Stratix II和Stratix器件之间的差别 Stratix™ II FPGA是在业界首选的第一代的Stratix器件的基础上，添加了更多优秀的增强特性而成，诸如创新性的适应性逻辑模块（ALM）、带有动态相位对齐（DPA）功能的1 Gbps源同步信号发送、设计安全性等。 创新性的逻辑结构 Stratix II器件具备创新、高效的逻辑结构，有着更高的性能及更高的密度。Stratix II最多包含了180K个等效LE，比第一代Stratix器件的两倍还多。 Stratix II器件的ALM在较小的物理面积中提供了更多的逻辑功能和更快的性能。因为可以在相邻的查找表（LUT）之间共享输入，这种新的结构极大的减少的实现逻辑功能所需的逻辑单元（LE）的数量，更重要的是减少了关键路径上的逻辑级数。此外，独立的功能也可以被打包到一个单独ALM中，更进一步的减少了逻辑资源的需求。这些对于90纳米工艺的芯片都是至关重要的，在这个工艺下，芯片内部的时延占据了整个FPGA时延的绝大部分，减少内部的信号连线就成了提高器件性能的关键部分。ALM还提供了三进制加法器的功能，对于长的加法器树，它可以减少逻辑资源的占用。 除此之外，还增加了资源的利用率，与前一代的FPGA相比，ALM有了平均50%内核性能的提升，及超过两倍的逻辑容量。内部的时钟最高可达500MHz，典型设计的性能如果超过200MHz就意味着设计人员可以在可编程逻辑器件上得到与ASIC相同的性能，但却大大节省了时间。 设计安全性 为了使设计人员可以保护他们的系统，Stratix II器件支持将配置数据流用先进加密标准（AES）进行加密，以及128位的非易失性的密匙。每个Stratix II的器件都可以被经过加密的配置文件来安全地配置，Quartus® II可以生成这个加密的配置文件，并将其存放在外部的配置器件中。设计安全页面提供了更多详细信息。 带动态相位对齐功能的源同步信号输出 Stratix II器件提供给用户152个接收器和156个发送器，具被1 Gbps性能的高速的差分I/O通道。每一个这样的I/O通道都包含了专用的串行化/解串行化器（SERDES）以及动态相位对齐（DPA）电路，用于可靠的数据传输，简化了实现高速接口标准的复杂性，诸如10-Gbit以太网XSBI、SFI-4、SPI-4.2、HyperTransport™、RapidIO™以及CSIX。 Stratix II源同步协议提供了更多详细信息。 性能对比 Stratix II的结构基于高度成功的Stratix结构，提供了一些与Stratix器件相同的特性，诸如创新的TriMatrix™ 存储器，在速度上优化的数字信号处理（DSP）块，和先进的时钟管理电路 。表1总结了Stratix和Stratix II器件的这些特性。 表1. Stratix II 和 Stratix特性对比   特性 器件 Stratix II Stratix 生产工艺 90 nm 0.13 µm 逻辑密度 最多到179,400等效LE 最多79,040个LE 内核电压 1.2 伏 1.5 伏 LE结构 适应性逻辑模块（ALM）结构，可以实现6输入的功能和一些7输入的功能 基于4输入LUT的结构 TriMatrix存储器 最多到9兆比特的存储器 最多到7兆比特的存储器 支持的外部存储器接口 DDR2, RLDRAM II, QDR II, DDR, QDR, SDR DDR2, RLDRAM II,  QDR II, DDR, QDR, FCRAM, ZBT,SDR 嵌入式乘法器 最多96个 DSP块 最多384个18x18乘法器 最多22个DSP 块 最多88个18x18乘法器 增强型的和快速的PLLs（1） 最多4个增强型PLL和8个快速PLL 最多4个增强型PLL和8个快速PLLs 时钟网络 最多48个全局时钟网络 40到48个时钟网络 支持的差分I/O 最高到1 Gbps的数据速率，支持LVDS、LVPECL和HyperTransport标准 最高到840 Mbps数据速率，支持LVDS、LVPECL和 HyperTransport标准 源-同步信号 LVDS,、HyperTransport LVDS,，HyperTransport,，LVPECL,，PCML 支持的源-同步协议 SPI-4.2、SFI-4、XSBI、HyperTransport、RapidIO、NPSI和UTOPIA IV标准 SPI-4.2、SFI-4、XSBI、HyperTransport、RapidIO、NPSI和UTOPIA IV标准 DPA 是 否 支持的单端I/O标准 SSTL、HSTL、PCI和 PCI-X SSTL，HSTL，PCI，和 PCI-X 设计保密 是 否 是否支持Nios嵌入式处理器 是 是 是否支持HardCopy™ 是 是 表1注释： PLL = 相位锁定环路 表2总结了Stratix器件与Stratix II器件在可用逻辑资源上的对比。 表2. Stratix 和 Stratix II 器件对比 Stratix 器件 Stratix II 器件 器件 LE 总计存储器，比特 PLL 18x18 乘法器 器件 等效LE 总计存储器，比特 PLL 18x18 乘法器 EP1S10 10,570 920,448 6 24                     EP2S15 15,600 419,328 6 48 EP1S20 18,460 1,669,248 6 40           EP1S25 25,660 1,944,576 6 40           EP1S30 32,470 3,317,184 10 48 EP2S30 33,880 1,369,728 6 64                     EP1S40 41,250 3,423,744 12 56           EP1S60 57,120 5,215,104 12 72 EP2S60 60,440 2,544,192 12 144 EP1S80 79,040 7,427,520 12 88                     EP2S90 90,960 4,520,448 12 192           EP2S130 132,540 6,747,840 12 252           EP2S180 179,400 9,383,040 12 384 相关链接 Stratix II器件 Stratix器件 Stratix II系列器件特性 Stratix系列器件特性 给本页评分

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