Stratix® II 和 Virtex-4 FPGA 信号完整性基准测试比较结果明显有利于Stratix II。
| 图 1: Stratix II和Virtex-4 1.0Gbps LVDS IBIS眼图仿真比较 |
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Stratix II和Virtex-4 I/O信号完整性测试基于采用来自Altera和Xilinx的IBIS I/O模型仿真。此外，Altera Stratix II IBIS模型与实验室测量结果相关性验证仿真确认了Altera的仿真结果。Virtex-4 IBIS模型直接由Xilinx网站下载得到，并假定为正确模型。Signal Integrity Comparisons Between Stratix II and Virtex-4 FPGAs白皮书列出了这些比较结果和进一步的技术细节。
引脚电容测量
Stratix II和Virtex-4信号完整性比较结果的最主要差别体现在这两种FPGA引脚电容上。下面的表格列出了Stratix II和Virtex-4 I/O引脚电容值。Stratix II I/O引脚电容低于Virtex-4相应电容值的一半。Stratix II器件在FPGA业界具有最小的引脚电容。这些引脚电容数值来自实验室测量结果。
| 表1: Stratix II和Virtex-4 FPGA引脚电容比较 | ||
| 引脚说明 | Stratix II | Virtex-4 |
|---|---|---|
| 用户I/O—纵向(1) | 5.0pF | 12.5pF |
| 用户I/O—横向(2) | 6.1pF | 12.5pF |
| 数据设置引脚 | 5.0pF | 11.0pF |
| 时钟引脚—顶层/底层 CLK[4..7] 和 CLK[12..15] |
6.0pF | 11.0pF |
| 时钟引脚—左侧/右侧 CLK0, CLK2, CLK8, CLK10 |
6.1pF | 11.0pF |
| 时钟引脚—左侧/右侧 CLK1, CLK3, CLK9, CLK11 |
3.3Pf | 11.0Pf |
- 纵向I/O。I/O标准支持LVTTL、LVCMOS、PCI、PCI-X、HSTL-1.5V Class I和II、HSTL-1.8V Class I和II、SSTL-18 Class I和II，以及SSTL-2 Class I和II。
- 横向I/O。I/O标准支持LVDS、HyperTransport™、LVTTL、LVCMOS、SSTL-2，以及SSTL-18 Class I。
如果Stratix II具有象Virtex-4那样的大容值I/O，结果会怎样
Altera根据实际的引脚电容测量结果来运行Stratix II器件仿真，并修改Stratix II器件的引脚电容值，使之与Virtex-4 I/O引脚电容匹配，以此条件来比较仿真结果。这些结果显示了Virtex-4 I/O引脚结构固有两倍电容值的影响。
| 图 2: Stratix II “真实”引脚电容与Stratix II两倍引脚电容（模拟Virtex-4的情况）1.0Gbps LVDS IBIS仿真比较 |
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