Stratix® II GX 锁相环（PLL）具有创新特性，例如频率合成、扩频时钟和外部反馈等。Stratix II GX器件的锁相环（PLL）重新配置功能使用户不必对整个器件重新编程，便可以修改PLL配置。此外，Stratix II GX PLL还具有多种动态控制特性，例如可编程延迟、可编程相移、可编程带宽、时钟低电和时钟源选择以及时钟切换功能等。
可编程相移和延迟
可编程相移特性使设计人员能够逐步动态调整输入时钟相位。设计人员通过使用该特性来管理严格的时序边沿，可以满足高速接口的要求。能够精确调整的可编程延迟特性为每个PLL输出提供了动态时序延迟控制功能。可编程延迟为设计人员提供了将时钟调整至最佳 tCO或者tSU的选择，从而满足了严格的I/O时序要求。
可编程带宽
Stratix II GX PLL带宽是对跟踪输入时钟和抖动能力的一种衡量。设计人员采用Stratix II GX器件能够动态控制PLL带宽设置，从输入时钟中滤出所需的抖动量。宽带PLL能够快速地锁定参考时钟，对时钟的任何变化做出反应。低带宽的PLL需要更长的时间才能锁定参考时钟，但是能滤除更多的抖动。Stratix II GX可编程带宽特性使设计人员能够非常灵活的开发需要级联PLL的应用。
时钟低电和时钟源选择
多个时钟输入信号可以送至Stratix II GX器件的同一PLL。Stratix II GX PLL的动态时钟源选择特性使设计人员能够在多个时钟输入中进行动态选择，或者选择一个特定时钟来驱动PLL输入。每个Stratix II GX PLL可最多驱动12个时钟网络。Stratix II GX器件还具有时钟低电特性，设计人员可以动态的禁止某一特定的全局时钟网络。当设计中不需要某一时钟网络时，该特性降低了Stratix II GX器件的功耗。
时钟切换
考虑到当今联网系统对可靠性的需求，设计人员必须建立高度可靠的系统，避免出现浪费成本的故障停机。实施冗余时钟方案是建立更可靠系统的有效方式之一。Stratix II GX PLL具有灵活的时钟切换能力，当原有时钟失效时，允许冗余时钟驱动PLL。时钟切换特性可用于不同频率时钟输入之间的切换（例如，时钟切换对于需要在工作频率之间进行手动切换的视频应用非常有用）。时钟切换也广泛用于电信、存储和服务器市场，这些市场需要高度可靠的时钟方案确保系统的可靠性。
图1是Stratix II GX时钟切换电路的模块框图。
图1. Stratix II GX时钟切换电路
PLL重新配置
PLL重新配置使设计人员能够灵活地对输入时钟频率进行倍频或者分频，实现更高或更低的输出时钟频率，允许PLL频率实时变化和输出时钟偏移。用户可以随时修改Stratix II GX的频率合成和延迟特性（例如在原型设计环境中修改PLL输出频率和时钟延迟）。该特性使设计人员不必重新编程器件的其余部分，便可对PLL重新配置。而且，在系统调试期间，用户能够改变PLL参数，优化系统时序。
扩频时钟
为减小系统电磁干扰（EMI），Stratix II GX器件中的增强PLL采用了扩频技术。该技术将时钟能量分配到很宽的频率范围内。扩频时钟方案扩展了基本时钟频率能量，减小了特定频率的能量峰值。通过降低频谱峰值振幅，系统能够更好的满足EMI辐射兼容标准，降低了传统EMI屏蔽的相关成本。增强PLL通常提供0.5%的下变频调制。
频率合成
Stratix II GX器件的PLL提供了频率合成功能，可倍频和分频输入时钟，得到新的内部时钟频率。每个Stratix II GX PLL支持6个独立的输出时钟频率，设计人员能够管理多个片内和片外时钟域。当器件必须支持高速接口标准时，频率合成是其必备功能，例如HyperTransport™ 和 RapidIO™ 等采用半速率时钟方案的标准。
用作预分频、后分频和乘法器的计数器可实现频率合成功能。Stratix II GX PLL中的这些计数器能够被动态的修改，实现频率合成。
外部反馈
Stratix II GX增强PLL能够驱动片外输出。外部反馈特性允许设计人员调整片外时钟，自动地补偿电路板斜移。外部反馈支持PLL在工作期间调整外部时钟输出，解决温度或电压变动造成的延迟问题，确保系统的稳定性。设计人员使用外部反馈，能够补偿电路板延迟，确保时钟沿同时到达每个外部时钟目的地。
