Stratix V GX版收发器信号完整性开发套件

from Altera

Altera^® Stratix^® V GX收发器信号完整性开发套件为电信号兼容性测试和互操作性分析提供了平台。您可以对多个通道进行实际分析，通过SMA以及流行的背板连接器使用在系统中实现的这些收发器通道。采用这一开发套件，您能够：

• 在600 Mbps到12.5 Gbps之间对收发器链路性能进行评估
• 通过使用方便的图形用户界面(不需要Quartus)来生成并检查PRBS码型
• 使用高级均衡功能，精细的调整链路设置，降低误码率(BER)
• 进行抖动分析
• 验证PMA与10GbE、10GBASE-KR、PCI Express (Gen1, Gen 2, Gen3)、Serial Rapid IO、Gigabit Ethernet、10 Gigabit Ethernet XAUI、CEI-6G、CEI-11G、Serial RapidIO、HD-SDI、Interlaken等其他主要标准的兼容性
• 使用内置高速背板连接器评估定制背板性能以及链路BER

订购信息

视频：在Stratix V FPGA上优化10-Gbps背板性能

观看这一视频，了解采用Stratix V GX版收发器信号完整性开发套件，以及Quartus II 软件中的收发器工具包工具，您很容易高效评估Stratix V FPGA高速串行收发器的性能。你将会看到10GBASE-KR背板演示，收发器工具包演示和使用 EyeQ工具，观察信号调理在接收器余量上的效果。

开发套件组成

Stratix V GX版信号完整性开发套件包括：

• Stratix V GX开发板(参见图1)
  • 安装的器件
    • 5SGXEA7N2F40C2NES
  • 配置状态和设置单元
    • JTAG
    • 板上 USB Blaster
    • 通过 MAX II器件和闪存进行FPP配置
    • 两个配置文件存储
    • 温度测量电路(管芯和环境温度)
  • 时钟
    • 50MHz、125MHz可编程振荡器(预设值：624 MHz、644.5 MHz、706.25MHz、875 MHz)
    • SMA连接器，为收发器参考时钟提供外部差分时钟。
    • SMA连接器，为FPGA架构提供外部差分时钟。
    • SMA连接器，用于从FPGA的锁相环(PLL)输出引脚输出差分时钟。
  • 通用用户输入/输出 10/100/1000Mbps以太网PHY (RGMII)，提供RJ-45 (铜)连接器。
  • 16x2字符LCD
  • 一个8位DIP开关
  • 8个用户LED
  • 4个用户按键
  • 存储器件
    • 128-megabyte (MB)同步闪存(主要用于存储FPGA配置)
  • 高速串行接口
    • 7个与SMA连接器连接的全双工收发器通道
      • 连接微带线的短走线
      • 6个带状线通道，通道间所有走线长度均匹配。
    • 21个与背板连接器连接的全双工收发器通道
      • 与Molex^® Impact^®连接器连接的7个通道
      • 与Amphenol^® XCede^®连接的7个通道
      • 与Tyco Strada^® Whisper^®连接器连接的7个通道
  • 电源
    • 笔记本计算机直流输入
    • 电压余量
• Stratix V GX收发器信号完整性开发套件软件组成
• Altera完整的设计套装(从Altera下载中心下载)
• Quartus II软件为Stratix V FPGA提供支持
• 含一年许可
• Nios II嵌入式设计套装
• MegaCore^®知识产权(IP)库包括PCI Express、三速以太网、SDI和DDR3高性能控制器MegaCore IP内核
• 通过OpenCore Plus进行IP评估
• 电路板更新入口
• 提供Nios II网络服务器，支持系统远程更新。
• 基于GUI的电路板测试系统
• 通过JTAG与PC连接
• 用户控制的PMA设置(预加重和均衡，等)
• 状态指示(误码，BER，等)
• 完整的文档
• 用户指南
• 参考手册
• 电路板原理图和布板设计文件

图1.Stratix IV GX收发器信号完整性开发板