Altera提供FPGA, CPLD和ASIC解决方案
  • 下载
  • 文档资料
  • 产品
    • 器件
    • 设计软件
    • IP
    • 开发套件/电缆
    • 设计和支持服务
    • 资料
  • 最终市场
    • 汽车
    • 广播
    • 计算机和存储
    • 消费类
    • 工业
    • 医疗
    • 军事和航空航天
    • 测试和测量
    • 无线通信
    • 有线通信
  • 技术中心
    • DSP
    • 外部存储器
    • 嵌入式处理
    • 收发器
    • 并行I/O
    • 信号完整性
    • 系统集成
  • 教育与活动
    • 培训中心
    • 大学计划
    • 网络研讨会和视频
    • 演示
    • 活动日程
  • 支持
    • 设计和支持资源指南
    • 知识数据库
    • 器件
    • 软件
    • IP
    • 开发套件和电缆
    • 设计范例
    • 参考设计
    • 下载
    • 用户社区和论坛
    • mySupport
  • 公司介绍
    • 关于我们
    • 客户成功案例
    • 合作伙伴
    • 新闻中心
    • 投资者关系
    • 保护环境
    • 职位招聘
    • 联系我们
  • 在线购买
    • 器件
    • 设计软件
    • 开发和教育套件
    • 电缆和可编程硬件
    • IP
  • 全部页面
  • 产品型号
  • 知识数据库
  • 支持&技术资料
  • 论坛 & Wiki

UTOPIA Level 2 Master MegaCore Function

主页 > 产品 > IP > 通信 > UTOPIA > UTOPIA Level 2 Master MegaCore Function

from Altera Corporation

View Literature
Download Free Evaluation



OpenCore Plus Support
I-Test



Features

  • Conforms to theUTOPIA Level 2, Version 1.0specification
  • 8-bit or 16-bit UTOPIA bus operation
  • Single-PHY (SPHY) operation, with both octet-level and cell-level handshaking
  • Multi-PHY (MPHY) operation, with singleclavsignal
    • Logical-to-physical address translation via programmable look-up table (LUT) 
  • Parity generation and detection
  • Atlantic™ interface—packet-based interface that is compatible with other Altera® cell and packet MegaCore® functions
  • Intellectual property (IP) functional simulation models for use in Altera-supported VHDL and Verilog HDL simulators
  • Easy-to-use IP Toolbench interface
  • Support for OpenCore Plus evaluation

General Description

The UTOPIA Level 2 Master MegaCore function is designed for use in Asynchronous Transfer Mode (ATM)-layer devices that transfer data to and from PHY devices using the standard UTOPIA bus. The UTOPIA Level 2 Master MegaCore function comprises a separate transmitter and receiver; both support SPHY and MPHY operation modes. SPHY mode supports octet-level or cell-level handshake; MPHY mode supports cell-level handshake with up to 31 PHY devices. The transmitter polls the PHYs in a round-robin fashion to determine which are ready to receive data transfers and outputs the poll status to the ATM layer. The transmitter accepts cells from the ATM layer and sends them to the PHY devices via the UTOPIA bus interface. There is an option to generate parity information for the UTOPIA bus. The receiver polls the PHYs in a round-robin fashion to determine which are ready to send data transfers and outputs the poll status to the ATM layer. The receiver accepts cells from the PHY devices via the UTOPIA bus interface and sends them to the ATM layer. There is an option to check for parity errors on the UTOPIA bus.

Figure 1 shows the UTOPIA MegaCore function block diagram.

Figure 1. UTOPIA Block Diagram

UTOPIA Block Diagram

OpenCore Plus Evaluation

Use the Altera OpenCore Plus evaluation flow to test drive this IP core.

Performance

Typical expected performance and utilization figures for this MegaCore function are provided in the UTOPIA Level 2 Master MegaCore Function User Guide (PDF).

Technical Support

For technical support on this MegaCore function, please visit the Altera mySupport online issue tracking system.

Related Documents

  • UTOPIA Level 2 Master MegaCore Function User Guide (PDF)
  • MegaCore IP Library Release Notes and Errata (PDF)
给本页评分


  • IP和参考设计
    • 所有IP
    • 所有参考设计
    • 桥接和适配器
      • 存储器映射
      • Streaming
    • DSP
      • 滤波和变换
      • 错误检测和纠错
      • 调制和解调
      • 图像与视频处理
    • 嵌入式处理器
      • Nios II
        • 处理器核
          • 快速型CPU
          • 经济型CPU
          • 标准型CPU
        • 优势
          • 低成本
          • 高性能
          • 长生命周期
          • 灵活性
        • 软件工具
          • Nios II IDE
          • Nios II C2H 编译器
          • 软件
        • 开发套件
        • 最终市场
        • 客户成功案例
        • 资料
      • 32/16-Bit 微处理器
      • 8/4-Bit 微处理器
    • 接口协议
      • 通信
      • 以太网
      • 高速
      • PCI
      • 串行
      • 音频和视频
    • 存储器控制器
      • DMA
      • Flash
      • 片内
      • SDRAM
      • SRAM
    • 外设
      • 调试和性能
      • 显示
      • 微控制器外围设备
      • 多处理器协调
  • 关于IP
    • 采用IP设计
      • IP Base Suite
    • 评估和下载IP
    • IP认证
    • 系统设计
    • 申请IP
  • IP合作伙伴
    • 关于AMPP规划
    • IP合作伙伴列表
    请填写反馈意见
    产品 | 最终市场 | 技术中心 | 教育与活动 | 支持 | 公司介绍 | 在线购买
    联系我们 | 站点帮助 | 网站导航 | 个人信息 | 法律申明
    Copyright © 1995-2010 Altera International Limited. 版权所有
    Altera Forum
    Altera
    论坛
    RSS
    RSS
    Flickr
    Flickr
    Email Updates
    电邮新闻