Arria V和Cyclone V FPGA系列的IP支持
- 请参考 知识产权 (IP) 页面中所支持IP内核的完整列表
PCI Express 更新
在Quartus® II软件v11.1提供以下更新：
- PCI Express® Gen3编译支持
- 面向PCI Express的Stratix® V硬核IP
- 256位Avalon®流(Avalon-ST)接口
- 128位Avalon-ST接口
- 面向PCI Express的Avalon-MM Stratix V硬核IP
- 128位Avalon存储器映射(Avalon-MM)接口
- 面向PCI Express的Arria® V硬核IP
- 128位Avalon-ST接口
- 面向PCI Express的Cyclone® V硬核IP
- 128位Avalon-ST接口
该页面提供最新的器件系列支持。
表1.Altera IP内核器件支持等级
| FPGA 器件系列 | HardCopy ASIC 器件系列 |
|---|---|
初步支持 |
辅助HardCopy 对于HardCopy® ASIC辅助器件，IP内核针对初步时序模型进行了验证。对于HardCopy ASIC器件系列，IP内核满足所有功能要求，但还是需要进行时序分析。它可以用在产品设计中，需要仔细应用。 |
最终支持 |
HardCopy编译 对于HardCopy ASIC器件系列，IP内核针对最终时序模型进行了验证。对于这一器件系列，IP内核满足所有功能和时序要求，可以用在产品设计中。 |
表2.更新IP内核器件支持等级
| IP 内核 | 器件系列 | 支持 |
|---|---|---|
| 10-Gbps 以太网MAC MegaCore®功能 | HardCopy IV |
辅助HardCopy |
| 10GBASE-R PHY IP 内核 | Stratix V |
初步 |
| 面向PCI Express的Arria V硬核IP | Arria V |
初步 |
| 面向PCI Express的Avalon-MM Stratix V硬核IP | Stratix V |
初步 |
| CIC MegaCore 功能 |
Cyclone V |
初步 |
Arria V |
初步 |
|
Stratix V |
初步 |
|
| CPRI MegaCore 功能 |
Arria V | 初步 |
| Stratix V | 初步 | |
| 定制PHY IP内核 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| 面向PCI Express的Cyclone V硬核IP | Cyclone V | 初步 |
| DDR SDRAM控制器，支持ALTMEMPHY IP | HardCopy II | HardCopy 编译 |
| DDR2 SDRAM控制器，支持ALTMEMPHY IP | HardCopy II | HardCopy 编译 |
| DDR2/3 SDRAM控制器，支持UniPHY |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| HardCopy III | HardCopy 编译 | |
| HardCopy IV | HardCopy 编译 | |
确定性延时PHY IP内核 |
Arria V | 初步 |
| Stratix V | 初步 | |
| FIR编译器 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| FIR编译器II MegaCore功能 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| FFT MegaCore功能 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| Interlaken PHY IP 内核 | Stratix V | 初步 |
| 低延时 PHY IP 内核 | Stratix V | 初步 |
| NCO MegaCore 功能 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| PCI 编译器 |
Cyclone III LS | Final |
| Cyclone IV GX | Final | |
| HardCopy III | HardCopy 编译 | |
| HardCopy IV | HardCopy 编译 | |
| 面向PCI Express的PHY IP内核 | Stratix V | 初步 |
| QDR II和QDR II+ SRAM控制器，支持UniPHY |
Arria V | 初步 |
| Stratix V | 初步 | |
| HardCopy III | HardCopy 编译 | |
| HardCopy IV | HardCopy 编译 | |
| RapidIO® MegaCore功能 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| Reed-Solomon编译器 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| Reed-Solomon II MegaCore功能 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| RLDRAM II控制器，支持UniPHY |
Arria V | 初步 |
| Stratix V | 初步 | |
| HardCopy III | HardCopy 编译 | |
| HardCopy IV | HardCopy 编译 | |
| 串行数字接口(SDI) MegaCore功能 |
Arria V | 初步 |
| Stratix V | 初步 | |
| 面向PCI Express的Stratix V硬核IP | Stratix V | 初步 |
| 三速以太网MegaCore功能 |
Arria V | 初步 |
| Stratix V | 初步 | |
| 视频和图像处理套装 |
Arria V | 初步 |
| Stratix V | 初步 | |
| Viterbi编译器 |
Cyclone V | 初步 |
| Arria V | 初步 | |
| Stratix V | 初步 | |
| XAUI PHY IP内核 | Stratix V | 初步 |
