结构化ASIC设计流程

采用Altera创新的一次设计流程，系统设计更迅速地实现从原型开发到量产。

Altera提供高性能Stratix^® 系列FPGA至低功耗、引脚兼容的低成本HardCopy^®ASIC的唯一无缝移植途径。

HardCopy结构化ASIC设计流程(参见表1)与标准单元ASIC设计不同，一旦设计完成，您就可以使用辅助FPGA在系统全速验证设计。这表明，您已经很好地掌握了系统设计工作情况。然后，将网表交给Altera HardCopy设计中心，进行后端物理设计。

HardCopy设计流程	优势
*表1. HardCopy设计流程的优势*
无缝原型开发	使用FPGA进行全面的在系统验证支持早期软件协同设计降低了设计重制的风险实现了最低的开发总成本
ASIC功能，前端设计流程	和标准单元ASIC设计流程相比，提供低成本设计环境。具有TimeQuest时序分析器，自然支持Synopsys设计约束文件格式以及全脚本功能。需要最少的设计工具以及最短的方法学习时间
全包后端工艺	全包工艺生成HardCopy ASIC设计由Altera HardCopy设计中心完成所有的测试设计工作，因此，您不需要投入精力进行测试插入或者生成测试向量。
其他优势	不需要电路板重制——FPGA和HardCopy ASIC具有相同的引脚。根据应用需求，FPGA或者HardCopy ASIC灵活的产品选择。支持使用FPGA进行市场测试

HardCopy前端设计流程(参见图1)通过Altera Quartus^® II 软件将FPGA和HardCopy设计统一在单一设计环境中。一次设计、一种寄存器传送级(RTL)、一组知识产权(IP)，使用Quartus II设计软件——同时实现两种设计：FPGA原型和HardCopy ASIC。

图1. HardCopy系列前端设计流程

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以下概括了HardCopy前端设计流程的主要步骤：

Quartus II 软件为您提供完整的开发环境，帮助您高效完成设计过程(参见表2)。

表2. Quartus II推动HardCopy前端设计流程高效实现的特性
特性	说明
HardCopy向导	为保证向Altera HardCopy设计中心成功提交HardCopy设计提供开发指南。报告您已经完成的任务以及还需要完成的任务。
时序分析器	您可以使用TimeQuest时序分析器或者标准时序分析器，对基于单元布局和全局布线的HardCopy设计进行静态时序分析。TimeQuest时序分析器是ASIC功能工具，是支持业界标准Synopsys设计约束(SDC)的时序分析方法。
设计帮助	进行设计规则检查，确保FPGA原型和最终的HardCopy器件能够正常工作。
器件资源指南	选件指南，帮助您选择合适的器件。

说明：如果您通过HardCopy ASIC在FPGA辅助器件的基础上提高性能，Altera建议使用HardCopy优先设计流程。

关于Quartus II 特性详细全面的介绍，请访问Quartus II 软件主页。

Altera HardCopy设计中心经验丰富的ASIC设计工程师进行后端处理。在设计周转方面，Altera后端设计流程处于ASIC业界的领先地位。根据设计的复杂程度，从提交网表到设计下单，其周转时间只有一到两个月(参见表3和表4)。

表3. HardCopy后端设计流程步骤
设计流程步骤	EDA工具
测试能力(DFT)插入设计	Synopsys DFT编译器
生成测试向量	Synopsys TetraMax ATPG
时钟树综合(CTS)和全局信号插入	Synopsys Astro
时序和信号完整性驱动布局布线	Synopsys Astro
布局后期杂散提取	Synopsys Star-RCXT
静态时序/交叉串绕/噪声分析	Synopsys PrimeTime SI
物理验证	Synopsys Hercules和Mentor Graphics^® Calibre
形式验证	Cadence Conformal

表4. 标准单元ASIC流程和Altera HardCopy流程对比
典型的标准单元后端流程	Altera HardCopy后端流程
递交网表后进行验证，将导致：涉及到详细的底层半导体测试多次循环验证功能工程改动要求(ECO)和布局布线合并	采用FPGA进行全面的在系统设计验证：透明的测试插入和模式产生不需要功能ECO 保证可预测的后端周转时间
结果：进度延迟	结果：毫无疑问的按时完成