布局与布线
Quartus® II 软件领先的布局布线技术为高密度FPGA设计提供了最优异的性能。Quartus II软件在技术上的领先主要包括：唯一的由FPGA供应商提供的物理综合优化技术、适用于高密度设计和团队设计的易用和灵活的模块化设计方法、以及针对少量硬件描述语言（HDL）修改所提供的增量布局布线技术。只有Quartus II软件的布局布线技术可以在同一个易于使用的环境中同时支持FPGA、CPLD和结构化ASIC器件。如果使用Quartus II软件编译HardCopy Stratix™器件，设计人员还可以对移植以后的性能以及功耗特性进行预测。
基于高端设计的优化以及来自全世界千万名用户的反馈，Quartus II软件中的布局布线特性得到了完善。
更为快速的时序收敛
软件的布局布线算法可以使用寄存器封装、寄存器重定时、自动逻辑复制以及所见即所得(WYSIWYG)的重新合成技术来将更多的逻辑部件封装入一个给定的器件内，这样既便是在很高的逻辑利用率下都可以得到优异的fMAX性能。除按钮式操作流程之外，Quartus II软件用户还可以使用功能强大的时序收敛流程来优化设计。Quartus II软件中的时序收敛流程包括了以下给出的这些功能特性：
- 时序优化顾问
- 物理综合优化，使设计性能达到最优调
- 业界最先进的时序约束编辑器和时序分析器器
- 时序收敛平面图编辑器
- 设计空间探测器（DSE）自动设计优化脚本
- 基于路径约束的能力
- 增量式布局布线
时序和资源优化顾问
Quartus II软件4.1及以后版本包括了一个新的时序和资源优化顾问工具，它基于当前工程的设置和约束，提供有关优化时序性能和资源利用的特定建议。这里提供了详细的指令和链接，推荐用来实现该优化特性。图1描述了一个时序优化顾问界面实例。
图1：时序优化顾问
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使用模块化设计方法来提高工作效率
 Altera特别为Quartus II软件的用户提供了LogicLock™模块化设计方法，便于用户可以独立设计和例化各个设计模块，并且在将各个模块集成到顶层工程之后仍旧可以保持各个模块的性能。由于每一个模块都只需要进行一次优化，LogicLock设计流程可以显著缩短设计和验证的周期。
最小化的编译时间
在Quartus II软件的4.0版本中，用户可以根据设计的需要选择布局布线器的设定，从而达到控制编译时间的目的。用户可以选择的布局布线器的设定如图2所列。Standard Fit（标准布局布线）是开始一个新工程时的默认设置。选择Fast Fit（快速布局布线）的选项可以平均提高50％的编译速度，但是与此同时会导致设计性能平均降低5％到10％左右。如果某个设计在时序上的要求很容易被满足，则可以选择Auto Fit（自动布局布线）选项，编译时间平均缩短40%左右。用户还可以自行输入一个最小允许的裕值，该值可以使Quartus II软件在降低优化努力程度之前，在用户的时序约束之外再添加一个宽裕范围，保证时序依然满足。
图2. Quartus II 布局布线器的设定选择
设计编译后，如果对HDL的源文件进行了增量修改，Quartus II软件的用户可采用增量式编译特性，平均减少编译时间40% 左右。
轻松支持后期的、布局布线之后的设计修改
对于使用Quartus II软件的用户而言，可以相当便捷和快速地实施各种后期发生的设计修改。全新的平滑增量式设计编辑和编译技术为设计人员实施布局布线之后的设计修改提供了最好的支持。这些技术主要包括：
HardCopy Stratix器件性能可预测
通过支持对HardCopy Stratix器件的编译，对于从高密度FPGA向成本优化的、大批量的结构化ASIC，Quartus II软件能够给出移植后fMAX性能和功耗特性的准确预测。
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