布局与布线
Quartus® II 软件领先的布局布线技术为高密度FPGA设计提供了最优异的性能。Quartus II软件凭借其唯一的由FPGA供应商提供的物理综合优化技术巩固了在技术上的领先地位，这项技术包括适用于高密度设计和团队设计的易用和灵活的模块化设计方法、以及针对少量硬件描述语言（HDL）修改所提供的增量布局布线技术。只有Quartus II软件的布局布线技术可以在同一个易于使用的环境中同时支持FPGA、CPLD和结构化ASIC器件。
基于高端设计的优化以及来自全世界千万名用户的反馈，Quartus II软件中的布局布线特性得到了完善。
更为快速的时序逼近
Quartus II 软件的布局布线算法可以使用寄存器封装、寄存器重定时、自动逻辑复制以及所见即所得 (WYSIWYG) 的重新综合技术将更多的逻辑部件封装入一个给定的器件内，这样既便是在很高的逻辑占用时都可以得到优异的 f MAX 性能。在按键式结果基础上，您可以使用功能强大的 时序逼近流程 来优化设计。 Quartus II 软件中的时序逼近流程包括以下特性：
时序和资源优化顾问
Quartus II软件包括了一个时序和资源优化顾问工具，它基于当前工程的设置和约束，提供有关优化时序性能和资源利用的特定建议。这里提供了详细的指令和链接，推荐用来实现该优化特性。图1描述了一个时序优化顾问界面实例。
图1：时序优化顾问
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采用渐进式编译提高效能
Quartus II 渐进式编译功能为高密度 FPGA 提供了效率最高的渐进式设计方法。这一业界首创、使用方便的功能将设计编译时间缩短了 70 ％，使您能够针对每个设计分区进行设计优化，对其他分区不作改动，保持其性能不变，从而缩短了时序逼近。
最小化的编译时间
Quartus II软件允许用户可以根据设计的需要选择布局布线器的设定，从而达到控制编译时间的目的。用户可以选择的布局布线器的设定如图2所列。Auto Fit （自动布局布线）是开始一个新工程时的默认设置，如果设计在时序上的要求很容易被满足，则可以选择Auto Fit选项，编译时间平均缩短40%左右。用户还可以自行输入一个最小允许的裕值，该值可以使Quartus II软件在降低优化努力程度之前，在用户的时序约束之外再添加一个宽裕范围，保证时序依然满足。选择Fast Fit（快速布局布线）的选项可以平均提高50％的编译速度，但是与此同时会导致设计性能平均降低5％到10％左右。最新的早期时序预测功能可以快速对设计时序进行预测而不用进行一次完整的布局布线过程。
图2. Quartus II 布局布线器的设定选择
轻松支持后期的、布局布线之后的设计修改
对于使用Quartus II软件的用户而言，可以相当便捷和快速地实施各种后期发生的设计修改。全新的平滑增量式设计编辑和编译技术为设计人员实施布局布线之后的设计修改提供了最好的支持。这些技术主要包括：
HardCopy Stratix器件性能可预测
通过支持对HardCopy® Stratix® 器件的编译，对于从高密度FPGA向成本优化的、大批量的结构化ASIC，Quartus II软件能够给出移植后fMAX性能和功耗特性的准确预测。
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