Quartus II TimeQuest时序分析仪: 基于SDC的FPGA时序分析
随着FPGA密度和速率的提高，以及价格的降低，它成为多种设计和应用的首选器件。这一发展趋势突出了传统FPGA时序分析工具的不足，它很难满足复杂程度不同的设计需求。我们的目标是提供时序分析工具，达到基本和高级时序分析要求。这一新的、使用方便的TimeQuest时序分析器提供完整的 GUI 环境，建立约束和时序报告，并提供 ASIC 功能特性，自然地支持Synopsys设计约束(SDC)格式，以及全脚本功能。
TimeQuest 时序分析器简介
从基本的时序分析要求到高级时序分析要求，与标准时序分析器相比，TimeQuest时序分析器都有明显的优势：
- 基本时序分析要求—— TimeQuest 时序分析器提供使用方便的GUI，建立约束，查看时序报告。使用TimeQuest时序分析器，它提供和标准时序分析器相同的流程，您不必再学习 SDC 或者其他的约束格式。
- 中间时序分析要求—— TimeQuest 时序分析器能够自然地支持SDC格式。TimeQuest时序分析器简化了SDC学习过程，提供按需的交互式报告功能。
- 高级时序要求—— TimeQuest 时序分析器提供全脚本功能，建立约束，生成报告，管理时序分析流程。TimeQuest时序分析器支持高级报告，并且能够建立定制报告。
谁应该使用 TimeQuest 时序分析器
Altera 建议在 180nm、 90nm 和 65nm 工艺节点上所有新的 Altera® 设计都使用 TimeQuest 时序分析器。如果您有基本时序要求，可以利用使用方便的对话框和经过初步建立的报告来迅速达到时序逼近。如果您有中间和高级时序要求，您可以采用自然支持 SDC 的时序分析工具迅速达到时序逼近。
Quartus II 支持
TimeQuest 时序分析器使您能够轻松地建立、管理和分析时序约束，迅速进行时序验证。 Quartus® II 订购版软件 6.0 及其后续版本以及 Quartus II 网络版软件 6.1 及其后续版本均支持 TimeQuest 时序分析器。
器件支持
TimeQuest 时序分析器支持以下 Altera 器件：
- 高密度 Stratix® 系列 FPGA
- HardCopy® II 结构化 ASIC
- 低成本 Cyclone® 系列 FPGA
- MAX® II CPLD
关键优势和特性
使用 TimeQuest 时序分析器的优势包括：
- 使用方便的 GUI —— TimeQuest 时序分析器提供使用方便的 GUI 以及交互式报告，进行时序分析。
- 对业界标准 SDC 格式的自然支持—— 您可以利用功能强大的业界标准时序约束格式，使用并反复使用 SDC 格式和工具命令语言 (Tcl) 脚本，进一步提高效率。
- 支持复杂的时钟方案—— SDC 格式提供更简单但是功能更强大的时序格式，对高级设计组成 (DDR 以及其他源同步协议、复用时钟等 ) 进行快速直接的描述和分析。
- 进一步提高性能—— 与 标准时序分析器相比， TimeQuest 时序分析器能够建立更精确的时序行为模型 ( 例如，上升/下降时序模型 ) 。 Hardcopy II 和 65nm 器件系列的性能可以提高 3-5 ％。
- 更简单的 ASIC 原型开发—— Timequest 时序分析器轻松实现了 ASIC 和 HardCopy 设计的 SDC 约束移植，加速了 ASIC 原型开发。
对SDC自然的支持
工程师对高性能FPGA设计进行时序分析时，自然支持SDC可以提供全面的约束控制，从而提高了FPGA设计人员的效率。与Tcl相结合，自然SDC支持能够自动重复完成时序分析任务，帮助用户集中精力优化关键时序通路。
TimeQuest时序分析仪能够自然支持SDC的其他优势包括：
- 业界标准时序约束格式。
- 在时序分析上采用SDC是有保证的，因为主要的EDA供应商均支持该格式。
- 对信号间复杂时序关系更高效的理解和精细的控制。SDC是约束高速源同步接口(例如 DDR和 DDR2)和时钟复用设计结构的理想格式。
- ASIC FPGA移植重新使用SDC约束。请参考SDC和TimeQuest API参考手册 (PDF)，了解自然支持SDC结构的详细情况。
快速的按需交互式数据报告
已经非常熟悉SDC格式和Tcl脚本的用户可以通过Tcl接口来驱动TimeQuest时序分析仪和报告功能。TimeQuest时序分析仪GUI也支持相同的高级功能。
TimeQuest时序分析仪用户界面直观、功能强大，其时序分析特性包括：
- 任务嵌板:
简单方便的完成常见任务，例如网表建立、约束设置和时序报告产生等。任务嵌板为用户提供清晰的工作流程，说明在时序关闭之前需要完成的时序约束任务(参见图1)。
图1.
任务嵌板窗口
- 交互式时序约束规范嵌板:
这些嵌板能够自动建立时序约束，帮助还不熟悉SDC格式的用户建立参考时钟，规定输入和输出约束以及时序例外约束(参考图2)。
图2.
时序约束规范窗口
- 查看面板：TimeQuest查看面板可以迅速查看时序分析结果。TimeQuest时序分析仪快速提供交互式报告，使用户能够迅速收集所选时序通道的详细信息。TimeQuest时序分析仪具有非常快速的交互式报告能力。查看松弛报告后，用户可以使用TimeQuest时序分析仪得到特定通路上更详细的信息(参见图3)。
图3. TimeQuest查看面板
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- 交叉探测: 交叉探测查询逻辑模块之间的互联密度，分析可能的布线拥塞。可以采用 Quartus II集成平面布局来交叉探测TimeQuest时序分析得到的任何时序通路。Quartus II手册第3卷TimeQuest时序分析仪(PDF)一章有更详细的介绍。
应用
关于使用Quartus II TimeQuest时序分析仪SDC格式，对含有复杂时钟结构和源同步接口的设计进行时序分析的详细信息，请参考TimeQuest时序分析仪:
FPGA设计时序分析对SDC的自然支持白皮书(PDF)，以及Quartus II手册第3卷TimeQuest时序分析仪(PDF)一章。
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