验证和电路板级

• ASIC功能时序分析工具
• 自然支持业界标准Synopsys设计约束(SDC)格式
• 支持复杂的时钟方案
• 提高了性能
• 简化了ASIC原型开发
• 使用方便的GUI

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• 对高性能通路自动进行布线，将性能不关键的通路设置为低功耗。
• 可编程功耗技术
• 自动关断未使用的逻辑
• 大大降低了总功耗

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• 帮助您更迅速地达到时序逼近，缩短验证时间。
• 在集成平面规划中提供分析和编辑功能
• 支持您进行平面规划分配，达到工程改动要求(ECO)，并分析功耗

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• 提供内置误码率测试(BERT)功能，具有伪随机二进制序列(PRBS)码型发生器和校验器。
• 支持您实时访问收发器设置
• 自动探测收发器设置
• 支持Stratix^® IV EyeQ，确定信号眼图宽度。
• Stratix IV GX / GT 和 Arria^® II GX 器件支持。

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• 系统级调试工具，采集并显示实时信号行为。
• 使您能够观察系统设计中硬件和软件的相互作用。
• 在所有嵌入式逻辑分析器中，具有最多的通道、最深的采样深度以及最快的时钟速率。
• 对数据采样和现实增强控制
• 图形界面

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• 找到每一DQS信号的校准问题，测量余量，从而帮助设计人员更迅速的开发电路板。
• 使用数据有效窗口报告，以及每一DQS引脚可用余量的可视化表示来验证设计，帮助您更迅速的找到问题来源。

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• 提供强有力的方法来查看调试优化或者约束输入过程中的初始映射和全面映射综合结果
• 支持您查看最初综合结果，以确定您是否建立了所需的逻辑

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• 通过与Quartus II引脚规划器的无缝集成，实现对引脚分配的交互式管理。
• 对引脚分配期间可能出现的SSN违规提供反馈。
• 支持设计人员以交互的方式来管理引脚分配，减少SSN违规，从而更快地完成电路板设计，缩短系统级调试时间。
• 适用于所有Stratix III、Stratix IV和Arria^® II GX FPGA。

手册 (PDF)