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主页 > 支持 > 器件 > 配置 > ACEX 1K > JTAG 打印此页 发送此页 ACEX 1K Device Family JTAG Configuration JTAG Configuration The JTAG configuration scheme uses the IEEE Standard 1149.1 JTAG interface pins and supports the JAM Standard Test and Programming Language (STAPL) standard. ACEX® 1K devices are designed such that JTAG instructions have precedence over any device configuration mode. Therefore, JTAG configuration can take place without waiting for other configuration modes to complete. JTAG configuration can be performed by using an Altera® download cable or an intelligent host, such as a microprocessor. Configuration Method in JTAG Mode Using a download cable for in-system programmability (ISP) and prototyping For more information, please refer to the Configuring Mercury, APEX 20K (2.5 V), ACEX 1K & FLEX 10K Devices chapter in the Configuration Handbook. Embedded Solution JRunner Portable software driver used to configure an FPGA via a JTAG interface Works on a PC using a ByteBlasterTM II or ByteBlasterMVTM download cable Source code available for porting to an embedded or other platform Related Literature AN 39: IEEE 1149.1 (JTAG) Boundary-Scan Testing in Altera Devices 给本页评分

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